[发明专利]基于2SD/VRC复合EHW的时序逻辑电路逆向设计方法

说明书

技术领域

本发明属测试技术领域，主要用于引进电子设备中输入输出较多或电路结构不明或器件不明或器件连接关系不明时序逻辑电路工作原理的逆向设计，实现了通过对时序逻辑电路输入输出信号波形进行录取、波形数据转换、输入输出序列分解(2SD)、电路模型虚拟重构(VRC)、子电路进化、时序逻辑电路复合进化获得时序逻辑电路的电路模型，通过对该模型的人工干预获得其电路原理图的逆向设计方法。

背景技术

由于时序逻辑电路器件之间或输入输出之间存在反馈连接，当电路输入信号输出信号较多或电路结构不明或器件不明或器件连接关系不明时，用常规手段获取电路的原理图变得异常困难。目前对输入信号和输出信号均较少的时序逻辑电路，综合运用虚拟重构电路和电路进化可以利用其输入序列和输出序列进化出时序逻辑电路的电路模型，该电路模型具有与原电路相同的功能；当时序逻辑电路输入信号和输出信号较多时，采用电路进化的方法往往不能得到理想结果。由于很多引进电子设备中时序逻辑电路的输入输出较多，因此，通过研究多输入多输出时序逻辑电路的电路进化获得其逆向设计方法具有重要的意义。

发明内容

本发明解决的问题是：克服现有方法的不足，针对某些引进电子设备中的输入输出较多或电路关系不明确的时序逻辑电路，实现了仅由输入输出序列通过虚拟重构电路和电路进化获取其电路原理图的方法。填补了我国现阶段无法获取引进电子设备中多输入多输出或电路关系不明确或器件不明确或器件连接关系不明确的时序逻辑电路工作原理逆向设计的空白。

本发明的技术解决方案为：

一种基于2SD/VRC复合EHW时序逻辑电路逆向设计方法方法，通过对时序逻辑电路输入输出信号录取、波形数据转换、输入输出序列分解(2SD)、电路模型虚拟重构(VRC)、子电路进化、时序逻辑电路复合进化获得时序逻辑电路的电路进化模型，通过对该模型的人工干预可以获得对应的电路原理图，实现时序逻辑电路的逆向设计。其特征在于：包括以下步骤：

(1)首先对未知的时序逻辑电路输入输出信号在线录取，获得其输入输出波形，并将波形转换为二进制数据文件，形成输入序列和输出序列。

(2)依据时序逻辑电路功能和电路引脚定义将输入序列和输出序列分解成多个子输入序列和子输出序列对，并运用压缩状态网络动态生成算法形成子序列对的状态转移表。

(3)构建虚拟电路模型，以该模型为基础单元对多个子序列对进行电路进化，获得子序列对对应的子电路模型。进化过程中构建了基于熵和目标函数的适应度评估函数fitness3，其表述方式如下：

fitness3=fitness1×H(T)+H(C)H(C)---(1)]]>

其中：T为实测输出序列，C为仿真输出序列；