[发明专利]半导体器件制造方法

说明书

技术领域

本公开内容涉及制造半导体器件的方法，尤其是通过使用半导体衬底的表面上的绝缘层作为抛光停止部的、具有超结（supper junction）结构的半导体器件。

背景技术

已知具有超结结构的半导体器件具有低导通电阻和高击穿电压。在超结结构中，p型区和n型区形成在n⁺型衬底中，并且交替地设置在衬底的表面方向上。JP-A-2010-118536公开了一种用于减小击穿电压变化量的具有这种超结结构的半导体器件的制造方法。

JP-A-2010-118536中所公开的方法如下。首先，制备半导体衬底（即，半导体晶片）。半导体衬底包括n⁺型衬底和外延生长在衬底上的n^-型半导体层。半导体衬底具有沿切割线分割的多个芯片区。然后，作为绝缘层的第一氧化物层形成在半导体衬底的主表面上。接着，对第一氧化物层进行构图，使得第一氧化物层可以仅留在切割线上。然后，作为绝缘层的第二氧化物层形成在半导体衬底的主表面上，使得切割线上的第一氧化物层可以被第二氧化物层覆盖。因此，在半导体衬底的主表面上的氧化物层的厚度（即，第一氧化物层和第二氧化物层的总厚度）在切割线上最大。

接着，对第二氧化物层进行构图。然后，通过使用第二氧化物层作为掩模，以条纹图案在半导体衬底中形成沟槽。然后，通过使用氢氟酸进行湿法蚀刻，使得可以去除第二氧化物层而不去除第一氧化物层。因此，氧化物层（即，第一氧化物层）仅留在切割线上。如果氧化物层留在沟槽的开口附近，则难以用后续工艺中的外延层填充沟槽，并且外延层中还可能出现缺陷。

然后，p型外延层外延生长在半导体衬底的主表面侧上，使得沟槽可以填充有外延层。因此，p型区（即，沟槽中的外延层）和n型区（即，夹在相邻沟槽之间的半导体衬底的部分）交替设置在半导体衬底的表面方向上。由此，形成了超结结构。

然后，对半导体衬底的主表面侧上的外延层进行抛光，并且通过化学机械抛光（CMP）等对其进行平坦化。在该平坦化工艺中，第一氧化物层用作抛光停止部，以减小抛光表面相对于半导体衬底的主表面的倾斜。因此，从抛光表面到沟槽底部的距离（即，外延层的厚度）可以是均匀的。因此，当在后续工艺中将半导体衬底沿切割线划分成芯片时，每一芯片（即，每一半导体器件）可以具有几乎相同的击穿电压。

然后，在通过使用氢氟酸去除主表面上的第一氧化物层和外延层之后，抛光掉主表面的预定厚度。然后，p型外延层再次形成在半导体衬底的主表面上。然后，对每一芯片区运用标准的半导体制造工艺。最后，将半导体衬底沿切割线划分成芯片。以此方式，制造了具有超结结构的半导体器件。

在上述的常规制造方法中，以不同的制造工艺形成了在平坦化工艺中用作抛光停止部的第一氧化物层以及用作用于形成沟槽的掩模的第二氧化物层。

发明内容

鉴于上述，本公开内容的目的是提供一种制造半导体器件而无需进行仅形成抛光停止部的制造工艺的方法。

根据本公开内容的一个方面，一种制造半导体器件的方法包括：制备具有前表面的半导体衬底、在所述前表面上形成电绝缘层、以及通过使用所述绝缘层作为掩模来在所述半导体衬底中形成沟槽，使得所述绝缘层的第一部分位于所述沟槽之间的所述前表面上且所述绝缘层的第二部分位于除所述沟槽之间以外的位置处的所述前表面上。所述方法还包括去除整个第一部分，并去除每一沟槽的开口周围的所述第二部分。所述方法还包括通过在所述前表面侧上外延生长外延层来用所述外延层填充所述多个沟槽。所述方法还包括通过使用所述第二部分作为抛光停止部对外延层9进行抛光来对所述前表面侧进行平坦化。

附图说明

通过以下描述和附图，上述以及其它目的、特征和优点将会变得更加明显，其中类似的附图标记表示类似的元件。在附图中：

图1A-1H是示出根据本公开内容的第一实施例制造半导体器件的工艺的示意图；

图2A-2H是示出继图1A-1H的工艺之后的工艺的示意图；

图3是示出用于制造半导体器件的半导体衬底的局部平面图的示意图；

图4是示出图3中的区域IV的放大图的示意图；

图5是示出氢退火温度与氧化物层变化之间的关系的示意图；

图6是示出氢退火时间与氧化物层变化之间的关系的示意图；

图7是在氢退火和外延生长过程中的状态示意图；

图8是示出第一评估实验的结果以评估由使用氧化物层作为抛光停止部的方法制造的半导体衬底的抛光量的变化量的示意图；