[发明专利]混合共平面SOI衬底结构及其制备方法有效
申请号: | 201210575312.6 | 申请日: | 2012-12-26 |
公开(公告)号: | CN103021927A | 公开(公告)日: | 2013-04-03 |
发明(设计)人: | 狄增峰;母志强;薛忠营;陈达;张苗;王曦 | 申请(专利权)人: | 中国科学院上海微系统与信息技术研究所 |
主分类号: | H01L21/762 | 分类号: | H01L21/762;H01L27/12 |
代理公司: | 上海光华专利事务所 31219 | 代理人: | 李仪萍 |
地址: | 200050 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 混合 平面 soi 衬底 结构 及其 制备 方法 | ||
1.一种混合共平面SOI衬底结构的制备方法,其特征在于,至少包括以下步骤:
1)提供一自下而上依次为背衬底、埋氧化层和顶层硅膜的SOI衬底;
2)在所述顶层硅膜上形成锗硅缓冲层,并在所述锗硅缓冲层上形成硅层或锗层;
3)在所述步骤2)形成的结构上进行刻蚀,形成若干凹槽;所述凹槽底部到达所述顶层硅膜表面或所述顶层硅膜内;
4)进行退火使所述锗硅缓冲层的应力释放,以得到锗硅缓冲层上的应变硅层或弛豫的锗层;
5)在所述应变硅层上或弛豫的锗层上及所述凹槽的侧壁上形成氮化硅层;
6)在所述凹槽内进行选择性外延生长锗或III-V族化合物材料;
7)去除所述应变硅层或弛豫的锗层顶面所在平面以上的锗或III-V族化合物材料及氮化硅层。
2.根据权利要求1所述的混合共平面SOI衬底结构的制备方法,其特征在于:所述步骤2)中,所述锗硅缓冲层的厚度小于其在所述顶层硅膜上生长的临界厚度。
3.根据权利要求1所述的混合共平面SOI衬底结构的制备方法,其特征在于:所述步骤3)中,所述凹槽的宽度范围为10纳米至90微米。
4.根据权利要求1所述的混合共平面SOI衬底结构的制备方法,其特征在于:所述步骤3)中,所述刻蚀采用反应离子刻蚀技术。
5.根据权利要求1所述的混合共平面SOI衬底结构的制备方法,其特征在于:所述步骤4)中,所述弛豫的锗层为部分弛豫或完全弛豫。
6.根据权利要求1所述的混合共平面SOI衬底结构的制备方法,其特征在于:所述步骤6)中,所述III-V族族材料包括由元素周期表第III族元素中的一种或多种与元素周期表第V族元素中的一种或多种构成的半导体材料。
7.根据权利要求6所述的混合共平面SOI衬底结构的制备方法,其特征在于:所述III-V族族材料包括GaAs、AlAs、InP、AlGaAs、InGaAs、InGaN、InGaP、GaN、GaP、GaAs、InN、InAs、AlN、AlP、AlAs、InGaNP、GaAlN、InAlN中的一种或多种。
8.一种混合共平面SOI衬底结构,其特征在于:包括背衬底、位于背衬底上的埋氧化层以及位于埋氧化层上的顶层硅膜;所述顶层硅膜上形成有若干第一区域和若干第二区域,所述第一区域与第二区域间隔排列,并通过隔离墙隔离,所述隔离墙底部到达所述顶层硅膜表面或所述顶层硅膜内;所述第一区域包括锗硅缓冲层及位于其上的应变硅层或弛豫的锗层;所述第二区域的材料为锗或III-V族化合物。
9.根据权利要求8所述的混合共平面SOI衬底结构,其特征在于:所述锗硅缓冲层为单层、双层或多层膜结构。
10.根据权利要求8所述的混合共平面SOI衬底结构,其特征在于:所述第二区域的宽度范围为10纳米至90微米。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造