[发明专利]混合共平面衬底结构及其制备方法

说明书

技术领域

本发明属于微电子领域，涉及一种衬底结构，特别是涉及一种混合共平面衬底结构及其制备方法。

背景技术

随着半导体器件尺寸的缩小，传统的体硅材料正接近其物理极限，应变硅、Ge以及III–V化合物材料由于其高迁移率而受到广泛关注。Ge具有高的电子迁移率和空穴迁移率，但受限于器件工艺因素（Ge的n型掺杂和n型欧姆接触等），Ge的NMOS性能一直不理想，所以Ge一般用于制造PMOS。诸如GaAS之类的III-V族半导体材料具有高电子迁移率，可以制造高性能的NMOS器件，并且III-V族化合物半导体材料在光电子器件、光电集成、超高速微电子器件、超高频微波器件及电路上均有广阔的应用前景。而应变硅既可以用于制造PMOS，也可以用于制造NMOS。请参阅表1，列举了几种半导体材料的电子迁移率和空穴迁移率，其中GaAs和InAs属于III-V族化合物。从表中可见，Ge的电子迁移率约为硅的三倍，空穴迁移率约为硅的四倍，而GaAs、InAs的电子迁移率均为硅的数倍。

表1

根据国际半导体路线（ITRS），有必要研制在绝缘衬底或硅基体上同时具有III-V族材料，应变硅或者Ge材料的异质集成高迁移率的半导体衬底材料，以保证集成电路技术继续沿着或超过摩尔定律持续发展，同时也可以为实现单片集成的光电集成芯片、MEMS等多种功能芯片的集成化提供高性能的衬底材料。

但目前还没有一种成熟可行的方法来制备低缺陷密度、高晶体质量的锗，III–V材料或者应变硅混合共平面的衬底结构。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种混合共平面衬底结构及其制备方法，用于解决现有技术中还没有一种成熟可行的方法来制备低缺陷密度、高晶体质量的锗、III–V材料或者应变硅混合共平面的衬底结构的问题。

为实现上述目的及其他相关目的，本发明提供一种混合共平面衬底结构的制备方法，所述方法至少包括以下步骤：

1)提供一硅衬底；

2)在所述硅衬底上形成锗硅缓冲层，并在所述锗硅缓冲层上形成硅层或锗层；

3)在所述步骤2)形成的结构上进行刻蚀，形成若干凹槽；所述凹槽底部到达所述硅衬底表面或所述硅衬底内；

4)进行退火使所述锗硅缓冲层的应力释放，以得到锗硅缓冲层上的应变硅层或弛豫的锗层；

5)在所述应变硅层上或弛豫的锗层上及所述凹槽的侧壁上形成氮化硅层；

6)在所述凹槽内进行选择性外延生长锗或III-V族化合物材料；

7)去除所述应变硅层或弛豫的锗层顶面所在平面以上的锗或III-V族化合物材料及氮化硅层。

可选地，所述步骤2)中，所述锗硅缓冲层的厚度小于其在所述硅衬底上生长的临界厚度。

可选地，所述步骤3)中，所述凹槽的宽度范围为10纳米至90微米。

可选地，所述步骤3)中，所述刻蚀采用反应离子刻蚀技术。

可选地，所述步骤4)中，所述弛豫的锗层为部分弛豫或完全弛豫。

可选地，所述步骤6)中，所述III-V族材料包括由元素周期表第III族元素中的一种或多种与元素周期表第V族元素中的一种或多种构成的半导体材料。

可选地，所述III-V族材料包括GaAs、AlAs、InP、AlGaAs、InGaAs、InGaN、InGaP、GaN、GaP、GaAs、InN、InAs、AlN、AlP、AlAs、InGaNP、GaAlN、InAlN中的一种或多种。

本发明还提供一种混合共平面衬底结构，所述混合共平面衬底结构包括硅衬底及形成与所述硅衬底上的若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述硅衬底表面或所述硅衬底内；所述第一区域包括锗硅缓冲层及位于其上的应变硅层或弛豫的锗层；所述第二区域的材料为锗或III-V族化合物。

可选地，所述锗硅缓冲层为单层、双层或多层膜结构。

可选地，所述第二区域的宽度范围为10纳米至90微米。

如上所述，本发明的混合共平面衬底结构及其制备方法，具有以下有益效果：利用SiGe缓冲层技术、刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、高晶体质量的锗，III-V材料或者应变硅混合共平面的衬底结构。本发明的混合共平面衬底结构及其制备方法将应变硅、Ge或III-V族化合物这三类材料任意组合共平面形成衬底结构，在此衬底上制备CMOS器件，不同类型MOS（PMOS或CMOS）器件的性能都将得到提升；本发明的衬底结构在光电集成领域也有广泛的应用前景。