[发明专利]控制移位分组数据的位校正的装置

权利要求书

1.一种处理器，包括：

多个寄存器，用于存储64位分组数据操作数；

解码器，用于解码乘-加指令，所述乘-加指令具有32位指令格式，所述乘-加指令具有用于指示所述多个寄存器中的用来存储第一64位分组数据操作数的第一寄存器的第一字段，所述第一64位分组数据操作数具有第一4个带符号的16位整数数据元素A1、A2、A3和A4，并且所述乘-加指令具有用于指示所述多个寄存器中的用来存储第二64位分组数据操作数的第二寄存器的第二字段，所述第二64位分组数据操作数具有第二4个带符号的16位整数数据元素B1、B2、B3和B4；以及

执行单元，所述执行单元与所述解码器和所述多个寄存器耦合，所述执行单元响应于所述乘-加指令操作地将64位目的地操作数存储在所述多个寄存器中的通过所述乘-加指令的第三字段指示的第三寄存器中，所述64位目的地操作数包括2个带符号的32位整数数据元素，所述目的地操作数的第一数据元素包括A1*B1+A2*B2，所述目的地操作数的第二数据元素包括A3*B3+A4*B4，

其中所述处理器包括通用中央处理单元CPU，并且

其中所述处理器具有RISC体系结构。

2.如权利要求1所述的处理器，其中所述执行单元响应于所述乘-加指令使所述第一64位分组数据操作数的第一4个带符号的16位整数数据元素A1、A2、A3和A4的每一个与所述第二64位分组数据操作数的所述第二4个带符号的16位整数数据元素B1、B2、B3和B4的相应一个相乘以产生4个带符号的32位中间结果A1*B1、A2*B2、A3*B3和A4*B4，并且把带符号的32位中间结果A1*B1和A2*B2加起来以产生所述目的地操作数的所述第一数据元素，把带符号的32位中间结果A3*B3和A4*B4加起来以产生所述目的地操作数的所述第二数据元素。

3.如权利要求1所述的处理器，还包括允许所述处理器在以栈定位方式在所述多个寄存器的寄存器上操作和以非栈定位方式在所述多个寄存器的寄存器上操作之间切换的机构。

4.一种系统，包括：

平板显示器；

触摸屏光标控制装置，用于控制所述平板显示器上光标移动；

捕获视频图像的装置；以及

具有RISC体系结构的通用中央处理单元CPU，与所述平板显示器、所述触摸屏光标控制装置、所述捕获视频图像的装置耦合，所述通用CPU包括：

　　多个寄存器，用于存储64位分组数据操作数；

　　解码器，用于解码乘-加指令，所述乘-加指令具有32位指令格式，所述乘-加指令具有用于指示所述多个寄存器中的用来存储第一64位分组数据操作数的第一寄存器的第一字段，所述第一64位分组数据操作数具有第一4个带符号的16位整数数据元素A1、A2、A3和A4，并且所述乘-加指令具有用于指示所述多个寄存器中的用来存储第二64位分组数据操作数的第二寄存器的第二字段，所述第二64位分组数据操作数具有第二4个带符号的16位整数数据元素B1、B2、B3和B4；以及

　　执行单元，所述执行单元与所述解码器和所述多个寄存器耦合，所述执行单元响应于所述乘-加指令操作地将64位目的地操作数存储在所述多个寄存器中的通过所述乘-加指令的第三字段指示的第三寄存器中，所述64位目的地操作数包括2个带符号的32位整数数据元素，所述目的地操作数的第一数据元素包括A1*B1+A2*B2，所述目的地操作数的第二数据元素包括A3*B3+A4*B4。