[发明专利]一种辐射加固设计的静态随机存储单元

权利要求书

1.一种辐射加固设计的静态随机存储单元，其特征在于，该静态随机存储单元包括依次连接的第一存取NMOS晶体管(103)、第一差分串联电压开关逻辑单元(1)、第二差分串联电压开关逻辑单元(2)和第二存取NMOS晶体管(203)，其中：

该第一差分串联电压开关逻辑单元(1)与该第二差分串联电压开关逻辑单元(2)构成交叉耦合的锁存器，该锁存器连接于正电源电压VCC和电源地GND之间；

该第一存取NMOS晶体管(103)的栅端与字线(102)连接，源端或漏端与位线(101)相连接；

该第二存取NMOS晶体管(203)的栅端与字线(102)连接，源端或漏端与位线反(201)相连接。

2.根据权利要求1所述的辐射加固设计的静态随机存储单元，其特征在于，所述第一差分串联电压开关逻辑单元(1)包括第一输入PMOS晶体管(104)、第二输入PMOS晶体管(106)、第一负载NMOS晶体管(105)和第二负载NMOS晶体管(107)，其中：

第一输入PMOS晶体管(104)的源端或漏端与第一负载NMOS晶体管(105)的源端或漏端相连接，构成第一差分串联电压开关逻辑单元的第一输出端(out10)；

第二输入PMOS晶体管(106)的源端或漏端与第二负载NMOS晶体管(107)的源端或漏端相连接，构成第一差分串联电压开关逻辑单元的第二输出端(out11)；

第一输入PMOS晶体管(104)的栅端为第一差分串联电压开关逻辑单元的第一输入端(in10)；

第二输入PMOS晶体管(106)的栅端为第一差分串联电压开关逻辑单元的第二输入端(in11)。

3.根据权利要求2所述的辐射加固设计的静态随机存储单元，其特征在于，所述第一负载NMOS晶体管(105)的栅端接第一差分串联电压开关逻辑单元的第二输出端(out11)，所述第二负载NMOS晶体管(107)的栅端接第一差分串联电压开关逻辑单元的第一输出端(out10)。

4.根据权利要求1所述的辐射加固设计的静态随机存储单元，其特征在于，所述一第二差分串联电压开关逻辑单元(2)包括第三输入PMOS晶体管(204)、第四输入PMOS晶体管(206)、第三负载NMOS晶体管(205)和第四负载NMOS晶体管(207)，其中：

第三输入PMOS晶体管(204)的源端或漏端与第三负载NMOS晶体管(205)的源端或漏端相连接，构成第二差分串联电压开关逻辑单元的第一输出(out20)；

第四输入PMOS晶体管(206)的源端或漏端与第四负载NMOS晶体管(207)的源端或漏端相连接，构成第二差分串联电压开关逻辑单元的第二输出(out21)；

第三输入PMOS晶体管(204)的栅端为第二差分串联电压开关逻辑单元的第一输入(in20)；

第四输入PMOS晶体管(206)的栅端为第二差分串联电压开关逻辑单元的第二输入(in21)。

5.根据权利要求4所述的辐射加固设计的静态随机存储单元，其特征在于，所述第三负载NMOS晶体管(205)的栅端接第二差分串联电压开关逻辑单元的第二输出(out21)，所述第四负载NMOS晶体管(207)的栅端接第二差分串联电压开关逻辑单元的第一输出(out20)。

6.根据权利要求2或4所述的辐射加固设计的静态随机存储单元，其特征在于，所述第一差分串联电压开关逻辑单元的第一输入端(in10)与所述第二差分串联电压开关逻辑单元的第一输出(out20)相连接，所述第一差分串联电压开关逻辑单元的第二输入端(in11)与所述第二差分串联电压开关逻辑单元的第二输出(out21)相连接，所述第一差分串联电压开关逻辑单元的第一输出端(out10)与所述第二差分串联电压开关逻辑单元的第一输入(in20)相连接，所述第一差分串联电压开关逻辑单元的第二输出端(out11)与所述第二差分串联电压开关逻辑单元的第二输入(in21)相连接，由此所述第一差分串联电压开关逻辑单元(1)与所述第二差分串联电压开关逻辑单元(2)构成交叉耦合的锁存器。