[发明专利]激活信号生成电路和半导体存储器装置

说明书

技术领域

在本文中所讨论的实施例针对一种激活信号生成电路和半导体存储器装置。

背景技术

在电容性单元类型铁电体存储器中，通过自发极化来保存非易失性数据。通过将电压施加至电容性单元，当极化不改变时读取小的电荷，或当极化改变时读取大的电荷。该读取是数据损毁读取，并且因此所读取的数据在被读取之后被立即重写在电容性单元中。当在系统中使用铁电体存储器时，表示电源供给何时接通或电源供给何时关断的内部信号，或板载系统的重置信号基本上是异步的，并且因此存在如下问题：如何防止数据损毁，同时允许这些异步信号满足存储器完成重写同步周期的要求。

另外，存在一种已知的非易失性铁电体存储器芯片的低电压检测装置，该装置包括：输出重置信号的重置单元，该重置信号，当电源供给电压从低电压增加至较高的指定电压时，在到达某一水平的电源供给电压之前维持低电平，或当电源供给电压在标准电压内时或当电源供给电压从标准电压降低至较低的电压时，维持高电平；和低电压检测同步电路，该电路检测重置信号和电源供给电压的改变，并且通过芯片激活信号来对非易失性存储器单元的操作起始点和操作停止点进行同步（参见，例如专利文献1）。

另外，存在一种已知的电源开关重置电路，该电路具有检测第一电压并且输出第一信号的第一电压检测电路，并且该电路当电源供给电压低于或等于第一电压时，禁止开始新的操作序列而同时继续完成操作中的序列（参见，例如专利文献2）。

另外，存在一种已知的铁电体存储器装置，该装置具有用于为存储器装置供电的电源供给单元、检测电源供给单元的电源供给电压水平并且当电源供给处于关断状态时根据电源供给电压水平生成低电压检测信号的电源供给检测单元、以及内部芯片启用信号生成电路（参见，例如专利文献3）。

另外，存在一种已知的非易失性半导体存储器装置，该装置具有具有多个非易失性存储器单元的数据存储块，并且该装置在擦除此数据存储块中的非易失性存储器单元之后执行对于这些非易失性存储器单元的写入（参见，例如专利文献4）。

专利文献1：日本公开特许公报第2004-95136号

专利文献2：日本公开特许公报第2006-191655号

专利文献3：日本公开特许公报第2006-190460号

专利文献4：日本公开特许公报第10-340291号

发明内容

本实施例的一个目标是提供一种激活信号生成电路和半导体存储器装置，它们能够生成满足激活周期的规定的内部激活信号。

被输入第一和第二激活信号（脉冲信号）的、并且生成内部激活信号的激活信号生成电路具有第一延迟元件，其中：基于所述第一激活信号和所述第二激活信号的前沿的定时来激活所述内部激活信号；当所述第一激活信号的后沿的定时比所述第二激活信号的后沿的定时早时，基于所述第一激活信号的后沿的定时，不激活所述内部激活信号；当所述第一激活信号的后沿的定时比所述第二激活信号的后沿的定时晚时，在基于所述第一延迟元件的延迟时间的预定的延迟时间之后，不激活所述内部激活信号。

附图说明

图1是示出根据实施例的半导体存储器装置的结构性示例的图；

图2是示出在图1的存储器单元阵列中的铁电体存储器单元和读出放大器（sense amplifier）的结构性示例的电路图；

图3是示出图2的电路的读取操作的电压波形示例的图；

图4是示出图2的铁电体电容器的磁滞特征的图；

图5是示出芯片选择信号和电源供给电压的下降的一般的规定的图；

图6是示出根据该实施例的芯片选择信号和电源供给电压的下降的规定的图；

图7是示出根据该实施例的芯片选择信号和电源供给电压的下降的规定的图；

图8是示出激活信号生成电路的结构性示例的电路图；

图9A至图9D是示出图8的激活信号生成电路的操作示例的波形图；

图10A至图10D是示出根据芯片选择信号的脉宽的信号示例的波形图；

图11A至图11C是示出根据激活信号的激活周期的信号示例的波形图；

图12是示出根据上电信号的激活信号的图；

图13是示出用于生成图10A至图10D、图11A至图11C以及图12的信号的激活信号生成电路的结构性示例的电路图；

图14是示出具有类似于图13的激活信号生成电路的功能的激活信号生成电路的另一结构性示例的电路图；