[实用新型]基于阈值逻辑的SET/MOS混合结构的7-3计数器

说明书

技术领域

本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/MOS混合结构的7-3计数器。

背景技术

7-3计数器作为基本的数字电路单元，能够计算输入信号中高电平的个数，编码为3位的二进制数。7-3计数器广泛应用于乘法器、多输入加法器以及数字信号处理器中。现有的7-3计数器主要由传统的CMOS晶体管构成。基于CMOS器件的7-3计数器电路结构复杂，需要消耗较多的晶体管，电路功耗较大，集成度不高。

发明内容

本实用新型的目的是提供一种基于阈值逻辑的SET/MOS混合结构的7-3计数器。

本实用新型采用以下方案实现：一种基于阈值逻辑的SET/MOS混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；所述七输入阈值逻辑门的输出端经第一反相器与所述八输入阈值逻辑门的第八输入端、九输入阈值逻辑门的第八输入端连接；所述八输入阈值逻辑门的输出端经第二反相器与所述九输入阈值逻辑门的第九输入端连接；所述七、八、九输入阈值逻辑门由SET/MOS混合电路构成。 

在本实用新型一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V_dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。

本实用新型利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的SET/MOS混合结构的7-3计数器。由于阈值逻辑强大的逻辑功能，该电路仅由3个阈值逻辑门和2个反相器构成, 共消耗5个PMOS管，5个NMOS管和3个SET。而基于布尔逻辑的CMOS 7-3计数器则要消耗194个晶体管。HSPICE的仿真结构表明该电路能够实现7-3计数器的功能，整个电路的平均功耗仅为19.7 nW。相比而言，本实用新型提出的7-3计数器管子数目大大减少，电路功耗显著降低，电路结构得到了进一步的简化，有望应用于乘法器、多输入加法器以及数字信号处理器等电路中。

附图说明

图1为阈值逻辑门示意图。

图2为SET/MOS混合结构7-3计数器原理图。

图3为多栅输入SET/MOS混合电路原理图。

图4为SET/MOS混合电路的输入输出特性曲线。

图5a和图5b为SET/MOS混合结构7-3计数器仿真特性曲线。

具体实施方式

下面结合附图及实施例对本实用新型做进一步说明。

如图2所示，本实用新型提供一种基于阈值逻辑的SETMOS混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；所述七输入阈值逻辑门的输出端经第一反相器与所述八输入阈值逻辑门的第八输入端、九输入阈值逻辑门的第八输入端连接；所述八输入阈值逻辑门的输出端经第二反相器与所述九输入阈值逻辑门的第九输入端连接；所述七、八、九输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。

具体的说，本实用新型采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行7-3计数器的设计。单电子晶体管是新一代纳米电子器件，具有独特的库仑阻塞和库仑振荡效应。SET具有超小的器件尺寸和超低的电路功耗，在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，有望成为制造下一代低功耗、高密度超大规模集成电路理想的基本器件。同时单电子晶体管能够与CMOS硅工艺相兼容，有利于充分利用现有的CMOS技术的优势进行电路设计。这使得SET/MOS混合结构成为单电子晶体管的一个重要研究方向。SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在数字电路中得到了广泛的应用。

此外，SET/MOS混合电路可以不遵循传统的基于布尔逻辑的设计方法，而采用阈值逻辑来进行电路的设计。由于阈值逻辑具有比布尔逻辑复杂的逻辑过程，能够更有效地实现逻辑功能。因此基于阈值逻辑的SET/MOS混合结构的电路设计，有望增强电路的功能，提高电路的集成度。