[实用新型]防止电荷耦合的ESD保护

说明书

技术领域

本实用新型涉及电子电路，更具体地说，涉及用于电子电路的静电放电保护。

背景技术

静电放电(ESD)可表现为处于不同电势的导体间的突发瞬时电流，在某些示例中，该突发瞬时电流可能会损坏电子元件或材料。在ESD测试期间，输入/输出(I/O)缓冲器(例如，高电流I/O缓冲器，例如那些在蜂窝电话或其他具有I/O的电子器件中发现的)被损坏。失效分析发现I/O缓冲器内部的预驱动器(pre-driver)电路被损坏。进一步的测试表明预驱动器电路的输出PMOS的大漏/栅电容会导致ESD电荷耦合到预驱动器上。

实用新型内容

本实用新型探讨用于减小对缓冲电路的ESD损坏的设备。在一个示例中，输出缓冲器可包括：输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出节点连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的静电放电(ESD)诱导电流。

在一个示例中，一种设备可包括：N沟道金属氧化物半导体(NMOS)场效应晶体管预驱动器；NMOS管；P沟道金属氧化物半导体(PMOS)场效应晶体管预驱动器；PMOS管；输出，位于所述NMOS管源极和所述PMOS管漏极之间；第一限流器，位于所述NMOS预驱动器和所述NMOS管栅极之间；以及第二限流器，位于所述PMOS预驱动器和所述PMOS管栅极之间。

此概述的目的在于提供本专利申请的主题的概览，而非提供对本实用新型的排他性或穷尽性阐释。后续的具体实施方式用于提供更多与本专利申请有关的信息。

附图说明

在不需要按比例绘制的附图中，相似的数字可描述不同视图中的相似元件。具有不同字母后缀的相似数字可表示相似元件的不同情况。附图通常通过实例的方式而非通过限制的方式阐述本申请中所讨论的各种实施例。

图1示出了配置成提供ESD保护的I/O缓冲电路的一般示例，该电路包括：P沟道金属氧化物半导体(PMOS)场效应晶体管预驱动器、PMOS管、N沟道金属氧化物半导体(NMOS)场效应晶体管预驱动器、以及NMOS管；

图2示出了配置成提供ESD保护的I/O缓冲电路的一般示例。

具体实施方式

静电放电(ESD)是处于不同电势的导体间的突发瞬时电流，在某些示例中，该突发瞬时电流可能会损坏电子元件或材料。在一个示例中，在ESD测试期间，输入/输出(I/O)缓冲器(例如，高电流I/O缓冲器，例如那些在蜂窝电话或其他具有I/O的电子器件中发现的)被损坏。失效分析发现I/O缓冲器内部的预驱动器电路被损坏。进一步的测试表明预驱动器电路的输出PMOS的大漏/栅电容会导致ESD电荷耦合到预驱动器上。当I/O缓冲器是过压容限(over-voltage tolerant)I/O缓冲器时，该问题会变得更严重，因为在过压容限I/O缓冲器中，输出PMOS的漏/栅电容和源/栅电容会促成ESD耦合。

本发明人已经认识到一种改善静电放电(ESD)性能的方法和系统，该方法和系统与现有用于ESD保护的系统和方法相比，无需利用有效硅面积(significant silicon area)，从而不牺牲输入/输出(I/O)缓冲器性能。在一个示例中，电源和预驱动器电路的输出可被限流的从而确保从接触垫到预驱动器中易损(vulnerable)NMOS的所有路径免受ESD。在一个示例中，限流不足以引起在I/O最大启动速度(I/O max toggling speed)或边缘速率方面的性能降低。

图1示出了配置成提供ESD保护的I/O缓冲电路100的一般示例，该I/O缓冲电路100包括PMOS预驱动器101、PMOS管(M2)102、NMOS预驱动器103、以及NMOS管(M1)104。在一个示例中，在ESD事件中，I/O缓冲电路的输出(OUT)处的电压相对于供电轨(supply rail)105的电压(V_R)为正。因此，I/O缓冲电路100的输出(OUT)处的电压可为PMOS管(M2)102的源极和漏极。ESD事件的电压的变化率可增加PMOS管(M2)102的源极和漏极到PMOS管(M2)102的栅极的耦合。在某些示例中，对于PMOS预驱动器101的内部电路来说，以及类似地，对于NMOS预驱动器103的内部电路来说，栅极电压均太高，因此预驱动器101、103的内部电路会被损坏。