[实用新型]一种高密度、高鲁棒性的亚阈值存储电路

说明书

技术领域

本实用新型涉及一种高密度、高鲁棒性的亚阈值存储电路，属于集成电路设计领域。

背景技术

存储电路是现代数字系统的重要组成部分，存储密度不断增加的同时功耗问题越来越成为人们关注的热点，特别是随着便携式设备的普及。亚阈值设计通过降低数字电路的电源电压到晶体管的阈值电压以下来成平方关系的降低电路的动态及静态功耗。研究表明，数字电路能耗最优的工作电压位于亚阈值区域，因此亚阈值设计在近年成为了人们研究的热点，特别是亚阈值存储电路的研究。

虽然亚阈值存储电路在降低功耗方面有巨大的优势，但是电源电压低至亚阈值区域对设计高鲁棒性，高稳定性的电路提出了挑战。亚阈值条件下，晶体管的漏端电流不再呈现超阈值区的平方关系，而是呈指数关系，因此亚阈值电路更容易受PVT变化的影响。当电源电压降低到亚阈值时，晶体管的驱动电流迅速下降，标志电路能否正常工作的开启关断电流比Ion/Ioff由超阈值区的10⁷下降到亚阈值区的10³-10⁴，因此传统的超阈值区通过平衡上拉网络(Pull-Up Network，PUN)和下拉网络(Pull-Down Network，PDN)来达到电路设计最优的方式已不再适用于亚阈值区。有文献指出在亚阈值区，传统通过尺寸设计来平衡读写操作的六管存储单元读出操作失败。另一方面，亚阈值区晶体管的驱动能力大大降低，如何才能将数据有效写入交叉耦合的反相器对也成为亚阈值设计考虑的重点，特别是在snfp工艺角下。因为亚阈值晶体管开启关断电流比Ion/Ioff只有10³-10⁴，要保证最坏情况下(读出单元与其他单元存储内容相反)的读出操作，每根位线上的存储单元数将大大降低，特别是在单端读出操作情况下，如何保证读位线的高电位不被其他单元泄漏电流拉低也成为亚阈值存储单元设计考虑的重要问题。

发明内容

本实用新型要解决的问题是：亚阈值条件下，存储单元的写能力大大减弱，现有技术多数采用外围写辅助电路来提高亚阈值存储单元的写能力。本实用新型为克服现有技术的缺陷，提供一种高密度、高鲁棒性的亚阈值存储电路，提高单端读操作在最坏情况下的开启电流与非进行读操作单元泄漏电流之和的比，使得单根位线上所能串联的存储单元数大大提升。

为实现上述目的，本实用新型采取的技术方案是：一种高密度、高鲁棒性的亚阈值存储元电路，其特征是，包括四个PMOS管P0～P3，六个NMOS管N0～N5，其中PMOS管P0与NMOS管N0，PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别构成第一、第二、第三反相器，第一反相器与第二反相器与NMOS管N4组成交叉耦合的反相器链，电路的连接关系如下：

第一反相器中，PMOS管P0的衬底与栅端连接在一起并与NMOS管N0的栅端连接后作为第一反相器的输入端，PMOS管P0的漏端与NMOS管N0的漏端连接后作为第一反相器的输出端，PMOS管P0的源端连接电源VDD，NMOS管N0的衬底与源端连接在一起并接地VSS；

第二反相器中，PMOS管P1的衬底与栅端连接在一起并与NMOS管N1的栅端连接后作为第二反相器的输入端，PMOS管P1的漏端与NMOS管N1的漏端连接后作为第二反相器的输出端与第一反相器的输入端连接，PMOS管P1的源端连接电源VDD，NMOS管N1的衬底与源端连接在一起并接地VSS；

第三反相器中，PMOS管P2的衬底与栅端连接在一起并与NMOS管N2的栅端连接后作为第三反相器的输入端与第一个反相器的输出端连接，PMOS管P2的漏端与NMOS管N2的漏端连接作后为第三反相器的输出端，PMOS管P2的源端连接电源VDD，NMOS管N2的衬底与源端连接在一起并接地VSS；

第一反相器的输出端连接NMOS管N4的源端，第二反相器的输入端连接NMOS管N4的漏端，NMOS管N4的衬底与栅端连接在一起在一起并连接写字线的非PMOS管P3与NMOS管N3构成传输门，PMOS管P3的漏端与NMOS管N3的漏端连接后作为传输门的输入端与写位线WBL连接，PMOS管P3的衬底与栅端连接在一起并连接写字线的非NMOS管N3的衬底与栅端连接在一起并连接写字线WWL，PMOS管P3的源端与NMOS管N3的源端连接后作为传输门的输出端与第二反相器的输入端连接，第三反相器的输出端连接NMOS管N5的源端，NMOS管N5的衬底与栅端连接在一起与读字线RWL连接，NMOS管N5的漏端连接读位线RBL。