[实用新型]一种LED显示屏消隐控制电路及LED驱动芯片有效
申请号: | 201220065488.2 | 申请日: | 2012-02-27 |
公开(公告)号: | CN202549251U | 公开(公告)日: | 2012-11-21 |
发明(设计)人: | 李照华;石磊;符传汇;陈克勇;吕苏谊;胡富斌 | 申请(专利权)人: | 深圳市明微电子股份有限公司 |
主分类号: | G09G3/32 | 分类号: | G09G3/32 |
代理公司: | 深圳中一专利商标事务所 44237 | 代理人: | 张全文 |
地址: | 518000 广东省深圳市南山*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 led 显示屏 控制电路 驱动 芯片 | ||
1.一种LED显示屏消隐控制电路,与直流电源、驱动电路模块以及外部主控装置相连接,其特征在于,所述LED显示屏消隐控制电路包括:
输入端与所述外部主控装置的使能信号端相连接,第一输出端接所述驱动电路模块的使能端,对从所述外部主控装置输出的使能控制信号进行时序处理,并通过所述第一输出端控制所述驱动电路模块的工作状态的时序控制模块;
控制端接所述时序控制模块的第二输出端,输入端接所述直流电源的输出端,输出端同时与所述驱动电路模块的输出端及LED显示屏的控制端相连接,根据所述时序控制模块的第二输出端的输出电平对LED显示屏各列线的寄生电容进行充电的消隐模块。
2.如权利要求1所述的LED显示屏消隐控制电路,其特征在于,所述时序控制模块包括:
第一或非门、第一反相器、第一缓存器、第二缓存器及与非门;
所述第一或非门的第一输入端为所述时序控制模块的输入端,所述第一或非门的输出端接所述第一反相器的输入端,所述第一反相器的输出端为所述时序控制模块的第一输出端,所述第一缓存器的输入端接所述第一或非门的第一输入端,所述第一缓存器的输出端同时与所述第一或非门的第二输入端及所述第二缓存器的输入端相连接,所述与非门的第一输入端和第二输入端分别与所述第二缓存器的输出端和所述第一缓存器的输入端相连接,所述与非门的输出端为所述时序控制模块的第二输出端。
3.如权利要求1所述的LED显示屏消隐控制电路,其特征在于,所述时序控制模块包括:
第二或非门、第二反相器、第三缓存器、第四缓存器及与门;
所述第二或非门的第一输入端为所述时序控制模块的输入端,所述第二或非门的输出端接所述第二反相器的输入端,所述第二反相器的输出端为所述时序控制模块的第一输出端,所述第三缓存器的输入端接所述第二或非门的第一输入端,所述第三缓存器的输出端同时与所述第二或非门的第二输入端及所述第四缓存器的输入端相连接,所述与门的第一输入端和第二输入端分别与所述第四缓存器的输出端和所述第三缓存器的输入端相连接,所述与门的输出端为所述时序控制模块的第二输出端。
4.如权利要求1所述的LED显示屏消隐控制电路,其特征在于,所述消隐模块包括多个PMOS管,所述多个PMOS管的栅极共接形成所述消隐模块的控制端,所述多个PMOS管的源极共接形成所述消隐模块的输入端,所述多个PMOS管中的每个PMOS管的漏极共同构成所述消隐模块的输出端。
5.如权利要求1所述的LED显示屏消隐控制电路,其特征在于,所述消隐模块包括多个NMOS管,所述多个NMOS管的栅极共接形成所述消隐模块的控制端,所述多个NMOS管的漏极共接形成所述消隐模块的输入端,所述多个NMOS管中的每个NMOS管的源极共同构成所述消隐模块的输出端。
6.一种LED驱动芯片,其特征在于,所述LED驱动芯片包括驱动电路模块和LED显示屏消隐控制电路,所述LED显示屏消隐控制电路与直流电源、所述驱动电路模块以及外部主控装置相连接,所述LED显示屏消隐控制电路包括:
输入端与所述外部主控装置的使能信号端相连接,第一输出端接所述驱动电路模块的使能端,对从所述外部主控装置输出的使能控制信号进行时序处理,并通过所述第一输出端控制所述驱动电路模块的工作状态的时序控制模 块;
控制端接所述时序控制模块的第二输出端,输入端接所述直流电源的输出端,输出端同时与所述驱动电路模块的输出端及LED显示屏的控制端相连接,根据所述时序控制模块的第二输出端的输出电平对LED显示屏各列线的寄生电容进行充电的消隐模块。
7.如权利要求6所述的LED驱动芯片,其特征在于,所述时序控制模块包括:
第一或非门、第一反相器、第一缓存器、第二缓存器及与非门;
所述第一或非门的第一输入端为所述时序控制模块的输入端,所述第一或非门的输出端接所述第一反相器的输入端,所述第一反相器的输出端为所述时序控制模块的第一输出端,所述第一缓存器的输入端接所述第一或非门的第一输入端,所述第一缓存器的输出端同时与所述第一或非门的第二输入端及所述第二缓存器的输入端相连接,所述与非门的第一输入端和第二输入端分别与所述第二缓存器的输出端和所述第一缓存器的输入端相连接,所述与非门的输出端为所述时序控制模块的第二输出端。
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