[实用新型]一种PCIe多功能设备和硬件加速算法集成装置有效
| 申请号： | 201220109341.9 | 申请日： | 2012-03-22 |
| 公开（公告）号： | CN202533935U | 公开（公告）日： | 2012-11-14 |
| 发明（设计）人： | 柳军胜 | 申请（专利权）人： | 杭州海莱电子科技有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 杭州浙科专利事务所(普通合伙) 33213 | 代理人： | 郑文涛 |
| 地址： | 310007 浙江省杭州市西湖区*** | 国省代码： | 浙江;33 |
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| 摘要： | |||
| 搜索关键词： | 一种 pcie 多功能 设备 硬件加速 算法 集成 装置 | ||
1.一种PCIe多功能设备和硬件加速算法集成装置，其特征在于其内部设置有FPGA芯片，所述FPGA芯片分别与PCIe接口、网络接口和输入输出接口连接，所述FPGA芯片内设置有PCIe端点设备，PCIe端点设备设置至少2个逻辑功能设备。
2.如权利要求1所述的一种PCIe多功能设备和硬件加速算法集成装置，其特征在于所述PCIe端点设备最多设置8个逻辑功能设备。
3.如权利要求1所述的一种PCIe多功能设备和硬件加速算法集成装置，其特征在于所述逻辑功能设备包括网络逻辑设备、算法加速逻辑设备和输入输出逻辑设备。
4.如权利要求3所述的一种PCIe多功能设备和硬件加速算法集成装置，其特征在于所述网络逻辑设备通过片内系统互联总线连接到网络Mac模块，网络Mac模块连接网络物理层芯片，网络物理层芯片连接网络接口。
5.如权利要求3所述的一种PCIe多功能设备和硬件加速算法集成装置，其特征在于所述输入输出逻辑设备通过片内系统互联总线连接到输入输出控制模块，输入输出控制模块通过输入芯片和输出芯片与输入输出接口连接。
6.如权利要求1所述的一种PCIe多功能设备和硬件加速算法集成装置，其特征在于所述逻辑功能设备之间通过设备间硬件算法或互联模块相互连接。
7.如权利要求1所述的一种PCIe多功能设备和硬件加速算法集成装置，其特征在于所述逻辑功能设备之间通过片内系统互联总线连接。
8.如权利要求4或5或7所述的一种PCIe多功能设备和硬件加速算法集成装置，其特征在于所述的片内系统互联总线与系统总线硬件算法模块连接。
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