[实用新型]一种基于部分耗尽型SOI工艺的ESD保护结构

说明书

技术领域

本实用新型涉及一种基于部分耗尽型SOI工艺的ESD保护结构，属于集成电路技术领域。

背景技术

SOI技术指的是在绝缘层上形成具有一定厚度的单晶半导体硅薄膜层的材料备制技术及在薄膜层上制造半导体器件的工艺技术。该技术可以实现完全的介质隔离，与用P-N结隔离的体硅器件相比，具有无闩锁、高速度、低功耗、集成度高、耐高温、耐辐射等优点。

根据SOI硅膜厚度可以将SOI器件分为厚膜器件和薄膜器件。对于厚膜SOI器件而言，当SOI硅膜厚度大于两倍的最大耗尽宽度时，被称为部分耗尽器件；对于薄膜SOI器件，当硅膜的厚度小于最大耗尽宽度时，称为全耗尽器件。

在SOI技术中，器件被制作在顶层很薄的硅膜中，器件与衬底之间由一层埋氧化层隔开。正是这种结构使得SOI/ MOS器件具有功耗低等众多优点，比传统的体硅MOS工艺相比，更适合于高性能的ULSI和VLSI电路。其优点主要包括：

1、无闩锁效应。SOI/MOS器件中由于介质隔离结构的存在，因此没有到衬底的电流通道，闩锁效应的通路被切断，并且各器件间在物理上和电学上相互隔离，改善了电路的可靠性。

2、结构简单，工艺简单，集成密度高。SOI/MOS器件结构简单，不需要备制体硅CMOS电路的阱等复杂隔离工艺，器件最小间隔仅仅取决于光刻和刻蚀技术的限制，集成密度大幅提高。SOI/MOS器件还特别适合在同一芯片上集成高压和低压电路，因此具有很高的芯片面积利用率和性价比。

3、寄生电容小，工作速度快。体硅MOS器件的主要电容为管子源漏区以及源/漏扩散区域和衬底之间的电容，其随衬底的掺杂浓度增加而增加，这将增大电路的负载电容，影响电路的工作速度；在SOI/MOS器件中，由于埋氧化层的存在，源漏区和衬底无法形成PN结，寄生PN结电容消失，取而代之的是隐埋氧化层电容，该电容正比于电容材料的介电常数，其值远小于体硅中源漏区与衬底的PN结寄生电容，并且不受等比例缩小的影响。

4、低功耗。SOI/MOS器件的功耗由静态功耗和动态功耗两个部分组成，SOI器件具有陡直的亚阈值斜率，接近理想水平，因此泄漏电流很小，静态功耗很低；由于SOI/MOS器件具有比体硅器件更小的结电容和连线电容，因此同样的工作速度下，动态功耗也大大降低。

从ESD保护分析，由于SOI工艺MOS器件在埋氧化层上方形成的，与体硅相比，减小了器件的散热体积，所以器件的ESD保护能力大大减弱。

目前国际上对SOI工艺电路的ESD保护多采用两种方式：1、利用栅控二极管进行ESD保护，主要使用栅控二极管的正向导通的特性。2、采用动态开启的MOS管，主要使用MOS管和寄生栅控二极管同时导通。以上两种方式很难满足输入/输出端口多样的需求。

发明内容

本实用新型目的是克服现有技术的不足，提供一种基于部分耗尽型SOI工艺的ESD保护器件结构，基于部分耗尽型SOI工艺，使用增强型PMOS管，衬底浮置的结构，利用寄生的PNP三极管特性，提高了利用反向击穿进行ESD保护的器件能力。

按照本实用新型提供的技术方案，一种基于部分耗尽型SOI工艺的ESD保护结构，包括一个N型衬底PMOS管结构，所述N型衬底PMOS管结构包括栅极、P+源扩散区、P+漏扩散区、N阱、二氧化硅隔离区、埋氧层以及硅衬底，所述埋氧层位于硅衬底之上，所述P+源扩散区、P+漏扩散区、N阱和二氧化硅隔离区位于埋氧层之上；所述N阱位于P+源扩散区和P+漏扩散区之间，在P+源扩散区到N阱之间形成寄生二极管，二氧化硅隔离区包围所述P+源扩散区和P+漏扩散区；所述栅极位于N阱之上；所述P+源扩散区的引出端为PMOS管的源端，P+漏扩散区的引出端为PMOS管的漏端；栅极和PMOS管的源端之间连接钳位电路；PMOS管源端的寄生二极管对N阱进行偏置；PMOS管的栅极使用钳位电路进行偏置。

当用在输入压焊点和地之间进行ESD保护时，PMOS管的源端通过半导体金属铝连接输入压焊点，漏端通过半导体金属铝与地连接，N阱的电位通过P+源扩散区与寄生二极管确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。

当用在输入压焊点和电源之间进行ESD保护时，PMOS管的源端通过半导体金属铝连接电源，漏端通过半导体金属铝连接输入压焊点，N阱的电位通过P+源扩散区与寄生二极管确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。