[实用新型]I2S接口时钟电路的分频电路

说明书

技术领域

本实用新型涉及数字集成电路领域中用于ASIC芯片的时钟分频电路及方法，尤其是数字多媒体系统I2S接口时钟分频电路。

背景技术

当今的数字化时代，片上系统(System On Chip,SOC)以及专用集成电路(Application Specific Integrated Circuit,ASIC)技术高速发展，以SoC芯片为核心的移动电子多媒体设备已经深入人们的日常生活。音频数据的采集、处理和传输是多媒体技术中重要的组成部分。目前一种主要的数字音频传输标准为飞利浦公司制定的I2S(Inter—IC Sound)总线接口协议，该协议规定了数字音频数据的格式。需要一条串行传输位时钟SCLK，以及帧时钟WS。

根据不同的音频文件格式，以及不同的应用场景，音频文件可采取的采样频率可以为以下任一种：8KHz、11.025KHz、16KHz、22.5KHz、24K、32KHz、44.1KHz、48KHz、88.2KHz、96KHz、192KHz等，采样位数可以为12bits、16bits、20bits、24bits、32bits等。WS信号是由SCLK根据采样位数分频得来，相应于不同的采样频率，需要不同的串行位时钟信号SCLK。以16bits的采样位数来讲，当采样频率为32KHz、44.1KHz、48KHz、192KHz时，所需的SCLK时钟为1.024MHz、1.4112MHz、1.536MHz、6.144MHz，所需的系统主时钟MCLK就要为12.288MHz、11.2896MHz、24.576MHz、49.152MHz这样的频率，为得到这种特殊的时钟频率，传统的做法是增加锁相环产生，或是增加额外的晶振为I2S时钟电路提供时钟。

在一个完备的SoC系统芯片中，一般都会有选择一个12MHz的晶振为芯片提供时钟，并且会含有USB模块。USB模块内部含有倍频模块，可以输出一个48MHz的时钟。所以我们可以利用这个12MHz的时钟，以及USB所倍频产生的48MHz时钟分频得到以上各种采样频率。

发明内容

本实用新型针对现有技术的成本较高的问题，以及某些特定晶振无法满足多种采样频率的音频信号传输的问题，提供一种新的数字音频I2S接口时钟电路分频电路及方法，采用此方法的电路不需要增加额外锁相环、晶振，因此可以降低成本及芯片面积。

本实用新型的技术方案如下：

一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；

所述配置分频因子模块DIV_GEN的第一分频因子N1和第二N2分频因子数据输出端分别连接到串行时钟SCLK产生模块SCLK_GEN的两个分频因子数据输入端；

所述串行时钟SCLK产生模块SCLK_GEN的I2S主时钟MCLK输入端接收外部I2S主时钟MCLK信号；

所述串行时钟SCLK产生模块SCLK_GEN的串行时钟SCLK输出端连接所述字段选择信号WS产生模块WS_GEN的串行时钟SCLK输入端；字段选择信号WS产生模块WS_GEN的分频因子数据输入端接收外部分频因子数据；

所述配置分频因子模块DIV_GEN采用分频值产生电路；所述字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN都采用可配置分频器。

一种新的I2S接口时钟电路的分频电路及方法，当I2S工作在Master模式时，所述系统分频电路提供SCLK信号以及WS信号。I2S时钟分频电路，由配置分频因子模块DIV_GEN，串行位时钟SCLK产生模块SCLK_GEN，字段（声道）选择信号WS产生模块WS_GEN组成。结构如图1所示。其特征是，所述“配置分频因子模块”输出两个分频值N1、N2作为控制信号给SCLK_GEN模块，根据控制信号对主时钟MCLK分频产生SCLK。N1以及N2值可选硬件自动计算或软件配置。SCLK信号并不是等周期信号，信号变化呈周期性，本实用新型所实现的SCLK波形图如图2所示。SCLK作为“WS产生模块”的输入时钟，产生相应的WS信号。I2S可以工作在SLAVE模式，系统或芯片外部提供SCLK以及WS信号给I2S模块。如图3所示。

需要芯片系统提供主时钟MCLK的频率值为12MHz以及48Mhz。为消除两MCLK时钟切换时可能产生的毛刺，I2S时钟接口时钟电路需要一个去毛刺选择电路Glitch_Free_MUX，如图3所示。