[发明专利]用于磁传感器阵列的制造工艺和布局

说明书

本申请主张2011年8月16日提交的美国申请No.13/211118的权益，其又主张2011年1月31日提交的美国临时申请No.61/438007的权益。

技术领域

这里描述的示范性实施例总体上涉及磁电子器件领域，更特别地，涉及用于感测磁场的兼容CMOS的磁电子场传感器。

背景技术

传感器广泛用于现代系统中以测量或检测物理参数，诸如位置、动作、力、加速度、温度、压强等。虽然存在各种不同的传感器类型以用于测量这些和其他参数，但是它们都受到各种限制的困扰。例如，不昂贵的小磁场传感器，诸如电子罗盘以及其他类似的磁感测应用中使用的那些，一般是霍尔效应器件，具有磁通量聚集器或各向异性磁致电阻（AMR）类器件。为了达到所需灵敏度和与CMOS良好配合的适当电阻，AMR传感器的感测单元一般在平方毫米大小的级别，而与霍尔效应传感器相关联的辅助CMOS可类似地变大和变昂贵。对于移动应用，这种AMR传感器构造在费用、电路面积和功耗方面消耗太大。

其他类型的传感器诸如磁隧道结（MTJ）传感器和巨磁致电阻（GMR）传感器已用于提供更小外形的传感器，但是这些传感器具有它们自己的问题，诸如不足的灵敏度和受到温度变化影响。为了解决这些问题，MTJ、GMR和AMR传感器已经以惠斯通桥结构使用从而提高灵敏度并消除温度相关的电阻变化。为了使传感器尺寸和成本最小化，MTJ或GMR元件是优选的。一般而言，惠斯通桥结构使用磁屏蔽件来抑制桥内的参考元件的响应，从而仅感测元件（进而桥）以预定方式进行响应。然而，磁屏蔽件是厚的，它们的制造需要谨慎调节的NiFe籽层和镀敷步骤。与磁屏蔽件相关联的另一缺点在屏蔽件暴露到强磁场（～5kOe）而保留剩磁时出现，因为该剩磁场会损害桥结构的小磁场测量性能。为了防止使用磁屏蔽件，惠斯通桥结构可包括用于每个感测轴的两个相反的反铁磁钉扎方向，导致四个不同的钉扎方向，其必须针对每个晶片独立设置，通常需要复杂且不常用的磁化技术。

增大阵列中的传感器元件数量提供了所期望的更高信噪比。然而，如果传感器元件通过暴露到外磁场而被干扰，则传感器元件必须能够被复位到已知取向。复位线路可通过提供短持续时间的复位电流脉冲而产生复位磁场。复位线路的电阻在允许来自固定电压开销的充足复位电流脉冲的同时限制了线路延伸长度，并因此限制了阵列大小。通过处理工艺或最佳传感器布局来增大阵列内的传感器元件密度改善了信噪比而没有任何附加复杂化。

因此，期望提供一种磁电子传感器制造方法和布局，其具有高信噪比以用于测量各种物理参数。还需要一种简单有效而且可靠的传感器，其能够有效且不昂贵地构造为集成电路结构以用于在移动应用中使用。还需要一种改善的磁场传感器和方法以克服本领域中诸如上面概述的那些问题。此外，示范性实施例的其他合意的特征和特性将从后面的详细描述和所附权利要求结合附图以及前面的技术领域和背景技术变得显然。

发明内容

一种磁传感器构造为实现MTJ的材料电阻面积（RA）的独立优化和设置总器件电阻从而总电阻不会高到约翰逊噪声成为信号限制考量因素，又不会低到CMOS元件可以减弱读信号。替选地，另一构造导致两个功能的独立优化以及器件设计和布局的更多自由。可以布置感测元件的X和Y节距（pitch）使得稳定例如感测元件的右侧的线路片段也稳定相邻感测元件的左侧。

在示范性实施例中，制造磁传感器的方法包括：形成多个组，每组包括多个磁隧道结器件，其中形成每个磁隧道结器件包括形成合成反铁磁参考层，在该合成反铁磁参考层上形成隧道势垒，以及在该隧道势垒上形成并图案化多个感测元件，其中该多个感测元件利用公共成形参考层；以及在该磁隧道结器件上形成多个导体，其中该多个导体和该合成反铁磁参考层构造为按以下方式之一进行耦合：并联耦合每个组内的磁隧道结器件且串联耦合所述组；或者串联耦合至少两个组中的每个组内的磁隧道结器件且并联耦合所述至少两个组。

在另一示范性实施例中，磁传感器包括：多个组，每个组包括多个磁隧道结器件的一个或更多子组，每个子组包括电极和在该电极之上的成形参考层、在该成形参考层上的隧道势垒以及在该隧道势垒层之上的多个感测元件，其中感测元件、隧道势垒层的在该感测元件下面的部分以及参考元件的在该感测元件下面的部分形成磁隧道结器件；以及在该多个磁隧道结器件上的多个导体，其中该多个导体以及一个或多个电极构造为按以下方式之一进行电耦合：并联耦合每个组内的磁隧道结器件且串联耦合所述组；或者串联耦合多个组中的每个组内的磁隧道结器件且并联耦合所述多个组。