[发明专利]具有与模式无关的测试访问机制的测试调度

说明书

相关申请

本申请要求2011年1月17日提交的标题为“SoC设计中的EDC信道带宽管理（EDT Channel Bandwidth Management in SoC Designs）”且指名Janusz Rajski等人为发明人的申请号为61/433,509的美国临时专利申请的优先权，该申请通过引用被全部并入本文。

技术领域

本发明涉及测试集成电路的领域。本发明的各个方面可能对测试压缩环境中的测试调度特别有用。

发明背景

电子设备工业中的芯片特征迅速减小到50纳米之下以及朝向三维集成电路发展，对芯片设计和测试有显著的影响。现代的芯片上系统（SoC）和系统级封装（SiP）设计嵌入有多于十亿个的以千兆赫范围中的操作频率运行的晶体管。这些设计可包括各种数字、模拟、混合信号、存储器、光学、微机电和射频电路。SoC电路的普及导致测试成本的空前增加。该成本增加主要归因于在测试期间访问嵌入式核心时的困难、长的测试开发和测试应用时间以及所涉及的大量测试数据。虽然芯片上网络（NoC）系统可减轻一些核心通信问题，这些结构转而进一步使SoC测试过程复杂化。

芯片上测试压缩已经被认为是主流DFT（可测试性设计）方法之一。通过使用芯片上测试解压缩和压缩硬件，测试器可传送压缩形式的测试模式，且芯片上解压缩硬件可将压缩的测试模式扩展（或解压缩）成将被装入扫描链中的实际测试数据。后者的操作是可能的，因为一般在解压缩测试模式中只有少量的比特是被设计成指向集成电路中的一个或多个特定的故障的指定比特。解压缩测试模式的其余未指定的比特被称为“无关”比特，且一般是由于解压缩器的结构而被随机地确定。具有仅用于指定比特的定义值的测试模式常常被称为测试立方。在实际测试数据被应用之后，测试响应数据由扫描链捕获，并接着由芯片上压缩硬件（有时被称为压缩器）压缩。压缩的测试响应数据随后被传送回到测试器用于分析。

在SoC设计中的压缩技术的应用需要额外的芯片上硬件基础设施，包括测试访问机制（TAM）和测试封装。最初，TAM用于将测试激励从SoC引脚（电路输入信道）输送到嵌入式核心，并将测试响应从嵌入式核心输送到SoC引脚（电路输出信道），同时测试封装形成核心和SoC环境之间的界面。除了专用TAM之外，有成本效益的SoC测试一般需要某种形式的测试调度。SoC的测试调度通常涉及对多个测试资源和核心进行多次测试。不幸的是，甚至相对简单的测试调度算法也一般是NP（非确定性多项式时间）-完全问题。这是因为测试调度通常被制定为具有某个数量的处理器的组合开放式车间调度问题或为二维或三维装箱问题。这些方法将给定的信道分成不相交的子集。每个子集在多处理器调度问题制定中代表一个测试总线或一个处理器。不同的总线具有不同的宽度。可接着通过只经由测试总线之一访问每个核心来执行核心的测试。可使用专用路由路径来将测试传送到核心，同时通过整数线性编程来解决测试调度问题。

执行TAM优化和测试调度可明显影响测试时间、测试数据量和测试成本。2010年3月16日提交的标题为“测试压缩环境中的SOC测试（SOC Testing In Test Compression Environment）”的申请号为61/314,569的美国临时专利申请和2011年3月16日提交的标题为“测试压缩环境中的测试调度和测试访问（Test Scheduling And Test Access In Test Compression Environment）”的申请号为PCT/US2011/028741的国际专利申请公开了可动态地分配电路的测试资源的TAM优化和测试调度方法，所述申请（在下文中分别被称为‘569申请和‘028741申请）通过引用被并入本文。动态信道分配能够实现将单独的解压缩器与外部测试设备相连接的通信信道的最佳使用。然而这些方法是与测试模式相关的解决方案。特别是，只有在测试模式是已知的之后或通过运行ATPG（自动测试模式生成）和压缩过程来获得测试模式之后，才有可能得到TAM互连网络的最佳结构。这个相关性可能使设计流程变得复杂。

发明内容

本说明书公开了用于测试SoC中的多个核心的测试调度的方法、装置和系统的代表性实施例。对于本发明的各种实现方式，测试数据被编码以导出要求少量核心输入信道的压缩测试模式。每个压缩测试模式与所述多个核心中的一个或多个核心以及与核心输入信道要求信息相关。本发明的一些实施例产生那些要求最少量的核心输入信道的压缩测试模式。