[发明专利]经供电稳化的VCO架构

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技术领域

本公开涉及利用经供电稳化的压控振荡器（VCO）架构的锁相环（PLL）。

背景信息

经供电稳化的锁相环（PLL）一般涉及振荡频率由诸如控制电压信号之类的输入控制信号来决定和控制的压控振荡器（VCO）。图1（现有技术）是一个此类PLL1的示图。PLL1涉及相位-频率检测器（PFD）2、电荷泵（CP）3、环路滤波器4、供电稳化控制环电路5、旁路电容器6、振荡器7、以及反馈分频器8。供电稳化控制环电路5、振荡器7以及旁路电容器6一同形成VCO9。供电稳化控制环电路5涉及如所解说地互连的运算放大器10以及P沟道场效应晶体管M111。PFD2将参考信号FREF12的相位与反馈信号FDIV13的相位作比较，并取决于FDIV的相位是领先于还是滞后于FREF的相位来输出UP（上升）脉冲或DN（下降）脉冲。电荷泵3将这些脉冲转换成控制电流信号ICP14。控制信号ICP14由环路滤波器4滤波，并被转换成控制电压信号VCTRL15。供电稳化控制环电路5、振荡器7、和旁路电容器6一同构成VCO，因为振荡器的输出信号VCO_OUT16的振荡频率是输入控制电压信号VCTRL15的函数。VCTRL信号有时称为微调信号并且记为VTUNE。振荡器7是其输出信号VCO_OUT16具有与供应给该振荡器的供电电流ICTRL17完全成比例的频率的振荡器。如果信号VCTRL15增大，则供应给振荡器的控制电流ICTRL17增大，并且这导致振荡器输出信号VCO_OUT16的振荡频率提高。类似地，如果信号VCTRL15减小，则供应给振荡器的控制电流ICTRL17减小，并且这导致振荡器输出信号VCO_OUT16的振荡频率降低。控制环工作以维持VCO_OUT的频率和相位，以使得如由PFD2所接收到的信号FDIV13的相位和频率匹配于如由PFD2所接收到的信号FREF12的频率和相位。当PLL处于此状态中时，称PLL被锁定。

希望信号ICTRL17是且仅是控制电压信号VCTRL15的函数。遗憾的是，在供电电压导体18处的供电电压VDD_NOISY（VDD_有噪）上往往有噪声。不应听任此噪声影响振荡器工作。供电稳化控制环电路5工作以保持信号ICTRL17为控制信号VCTRL15的函数，但供电稳化控制环电路具有有限带宽。频率落在控制环的带宽之外的高频噪声VDD_NOISY可能引起晶体管M111的漏电流的高频变动。相应地，设置旁路电容器6以将此类高频噪声分流到地从而使得振荡器7不受此类噪声的过度影响。

图2（现有技术）解说了与图1的电路有关的问题。线19指示供电噪声敏感性如何作为频率的函数而变动。电压VS是在振荡器7的供电电流输入引线处的共用节点上的经稳化的供电电压，并且VDD_NOISY是供电电压导体18上的有噪供电电压。从控制电压信号VCTRL15到经稳化供电电压VS的供电稳化环具有在频率F1和F2处的两个极点。在频率F1处的主导极点是由于与晶体管M111相关联的寄生电容以及运算放大器10的输出电阻而导致的。此主导极点决定了运算放大器供电稳化控制环电路不再能良好地抑制供电电压噪声的频率上界。运算放大器供电稳化控制环对于频率F1以下的频率相对良好地抑制电源噪声，但对于频率F1以上的频率电源噪声的抑制就不那么良好。F1大致等于1/2π(ROUT*CP)，其中ROUT是运算放大器10的输出电阻，并且其中CP是与晶体管M1相关联的有效寄生电容。

在频率F2处有一非主导极点，该非主导极点是由于旁路电容器6、以及振荡器7的有效电阻而导致的。在频率F2以上，旁路电容器6在将供电电压噪声分流到地方面工作得相对良好，但是在频率F2以下，旁路电容器6对噪声的分流不那么良好。Freg是运算放大器的单位增益带宽。F2是大约1/2π(RVCO*CBYCAP)，其中RVCO是环形振荡器的有效电阻，并且其中CBYCAP是旁路电容器6的电容。为了能在低频处达成良好的电源抑制，运算放大器10的增益一般被最大化，这导致ROUT>>RVCO。这使得F1<F2并导致供电噪声敏感性传递函数(VS(s)/VDD_NOISY(s))上出现峰化21，如图2中所示。