[发明专利]管理多核处理器中的功耗

说明书

背景技术

计算机系统可包括处理器，该处理器可包括核区域和非核区域。核区域可包括一个或多个处理核、高速缓存(例如，L1和L2)、线路占用缓冲器(line-fill buffer)，而非核区域可包括末级高速缓存、存储器控制器以及此类其他块。处理器功率管理技术旨在降低核区域所消耗的功率。在一个现有办法中，测量核区域中的活动因素，并且确定与活动因素相对应的功率值(实际功耗值)。随后，电压和/或频率操作点可基于实际功耗值与可允许功率值之间的比较而改变。功率管理技术可在检测到实际功耗值等于或高于可允许功率值之后降低电压和/或频率操作点。然而，在检测到高活动的点与实际降低电压和/或频率擦作点之间可能导致特定时间量。在这两个点之间，计算机系统可以高功率状态操作和高活动状态操作。为了避免这样的情形，处理器(或部分)不得不在较低电压和频率点(V/F)点下装箱(bin)。

在另一现有方法中，电压和/或频率操作点可基于处理器功率节省(P)状态和引导模式来选择，这可基于实际功耗值来调制电压和/或频率操作点。以上方法依赖于电压操作范围来通过频率增大或减小功率和性能。通过使用每个新一代处理器，电压范围可被减小，因为在VCCmin(VCC最小)保持几乎恒定的同时，针对栅极-氧化物可靠性降低VCCmax(VCC最大)。以上方法本质上对于过功率状况是反应性的。以上所讨论的功率管理技术仅在处理器达到高热量或功率状态之后才作出响应。结果，响应于热量或功率状态的改变而实际改变电压和/或频率操作点所花的时间(或等待时间)是相当多的，因此需要减小等待时间。

而且，另一方面，现代处理器以许多核设计为目标，并且这些核被耦合至公共非核区。通过进程技术的改进，处理器内的非核区在尺寸上变得更大。现代处理器中的非核区可包括许多功能和逻辑块(例如，存储器控制器、末级高速缓存、归属代理、路由代理、高速缓存代理、功率控制单元、接口以及此类 其他块)并且通常可在与核区的功率平面(power plane)不同的功率平面上操作。合需的是，这些处理器需要消耗低空闲功率，例如，以便降低所消耗的总能量和/或改进电池寿命。然而，此类较大非核区所消耗的功率已达到相当的水平(接近处理器所消耗的总功率的50％)。

对非核区中功耗的管理已变得比以往更加重要。非核区中的功率管理提出了附加挑战，因为没有像核区那样的良好定义的睡眠状态(例如，C0至C6/C7)。尤其是，当核区处于诸如C3、C6/C7之类的深度睡眠状态或任何其他类似的状态(称为封装C状态)时，核架构状态被保存在非核区中，并且使用每核功率门限晶体管(PGT)或嵌入式功率门限(EPG)将核电压减小至基本最小值。在此状况下，核区的空闲功耗几乎为零，而非核区所消耗的空闲功率是相当大的。而且，与核区不同，非核区必须活跃以在指定等待时间内服务任何外部请求。这些处理器中的许多是针对多插座配置而设计的，且分布式存储器被耦合至这多个插座。通过使用诸如电压和功率缩放之类的功率优化技术可影响对对等插座的探听或存储器访问响应或者系统代理响应等待时间。因而，当前处理器不使用电压/频率缩放技术来在核区处于封装C状态时保存非核区中的功率。结果，处理器封装空闲功率高达热量设计功率(TDP)功率的20-40％。因而，需要处理器的核区和非核区两者中的改进的功率管理技术。

附图说明

本文中所描述的本发明通过示例而非限制地在附图中示出。为说明的简单和清楚起见，在附图中示出的元件不一定按比例绘制。例如，为清楚起见，某些元件的尺寸可能相对于其它元件被放大。此外，在认为合适的地方，在附图中重复附图标记以指示相应或相似的元件。

图1例示了处理器100，其支持根据一个实施例的核区中基于活动的功率节省技术以及非核区中基于负载线IR电压降的功率节省技术。

图2例示了根据一个实施例的依照总电容(Ctotal(C总计))和动态电容(Cdyn)建模的处理器的核区。

图3例示了根据一个实施例的Cdyn根据应用中的工作负载的改变而变化的标绘图。

图4例示了流程图，该流程图描绘了根据一个实施例的用在核区中的基于活动的功率节省技术。

图5例示了根据一个实施例的用于实现用在核区中的基于活动的功率节省技术的框图。

图6例示了根据一个实施例的用于实现用在核区中的基于活动的功率节省技术的活动累积逻辑的框图。

图7是例示根据一个实施例的基于活动的功率节省技术对核区中的瞬时活动的影响的曲线图。