[发明专利]高耐久性非易失性存储单元和阵列

说明书

技术领域

本发明涉及一种非易失性存储单元，其中，在对存储单元的分离的导线上进行编程和读取以生产高耐久性存储单元。本发明还涉及这种存储单元的阵列。

背景技术

非易失性存储储存晶体管是本领域中众所周知的。特别地，使用其上存储有电荷的浮栅的非易失性存储储存晶体管是本领域中众所周知的，该电荷控制浮栅位于其上的沟道区域的导通。参考图1，示出了现有技术的非易失性存储储存晶体管10的横截面图。在USP5,029,130中充分地公开了这种存储晶体管10，USP5,029,130的公开以其整体而并入。

存储晶体管10包括诸如P型之类的第一导电类型的衬底12。第二导电类型的第一区域14和第二区域16均处于衬底12中，通过沟道区域18彼此隔开。浮栅22处于沟道区域18的部分之上且通过绝缘体与其绝缘。如USP5,029,130中所公开的，浮栅22还处于第一区域14的部分之上且与其电容耦合。控制栅极29与浮栅22邻近，与其隔开，并控制沟道区域18的另一部分中电流的导通。控制栅极29与浮栅22电容耦合。在存储晶体管10的操作中，在编程期间，将第一电流(或编程电流)施加至第二区域16，而在读取操作期间时，将第一电压(读取电压)施加至第二区域16。然而，在编程期间，来自第二区域16的电子传播到第一区域14并被注入到浮栅22上。一些电子可以在浮栅22和衬底12之间的绝缘体界面处被俘获。随时间，这使浮栅晶体管跨导退化并使存储晶体管10的耐久性退化。

参考图2，示出了存储晶体管10的阵列的示意图。参考图3，示出了现有技术的存储晶体管10的阵列的顶视图。

参考图4，示出了现有技术的另一存储晶体管50的横截面图。在USP6,747,310中充分地公开了存储晶体管50，USP6,747,310的公开以其整体通过引用并入本文。存储晶体管50类似于存储晶体管10。存储晶体管50包括诸如P型之类的第一导电类型的衬底12。第二导电类型的第一区域34和第二区域36均处于衬底12中，通过沟道区域39彼此隔开。浮栅31处于沟道区域39的部分之上且与其绝缘。选择栅极33与浮栅31邻近，与其隔开，并控制沟道区域39的另一部分中电流的导通。选择栅极33与浮栅31电容耦合。另外，控制栅极32处于浮栅31的顶部上。最后，擦除栅极35处于第一区域34之上且在与选择栅极33相对的侧上与浮栅31邻近。类似于存储晶体管10的操作，在存储晶体管50的操作中，在编程期间，将第一电流(或编程电流)施加至第二区域36，而在读取操作期间，将第一电压(读取电压)施加至第二区域36。类似于存储晶体管10，在编程期间，编程干扰可能使存储晶体管50的耐久性退化。

因而，本发明的一个目的是减小编程干扰对非易失性存储晶体管的耐久性的影响。

发明内容

相应地，在本发明中，电可编程和可擦除存储单元具有第一导电类型的半导体材料的衬底中的两个存储晶体管。第一存储晶体管属于具有衬底中的均为第二导电类型的第一区域和第二区域的类型。该第一和第二区域彼此隔开，在其间有在第一方向上限定的第一沟道区域。第一浮栅处于第一沟道区域的至少一部分之上，与其绝缘，从而控制通过第一沟道区域的电流的导通。第一控制栅极与第一浮栅电容耦合。通过向第一区域施加第一电压来读取第一存储晶体管。第二存储晶体管属于具有衬底中的均为第二导电类型的第三区域和第四区域的类型。该第三和第四区域彼此隔开，在其间有在第一方向上限定的第二沟道区域。在基本上与第一方向垂直的第二方向上，第二存储晶体管与第一存储晶体管邻近并隔开，同时第三区域与第一区域在第二方向上横向隔开并且第四区域与第二区域在第二方向上横向隔开。第二存储晶体管进一步包括第二浮栅，该第二浮栅处于第二沟道区域的至少一部分之上，与其绝缘，从而控制通过第二沟道区域的电流的导通。第二控制栅极与第二浮栅电容耦合。通过向所述第三区域施加第一电流来编程第二存储晶体管。第一浮栅与第二浮栅电连接。在衬底中，第一区域与第三区域绝缘。通过向第三区域施加第一电流来编程该存储单元，以及通过向第一区域施加第一电压来读取该存储单元。

本发明还涉及一种均具有前述布置的存储单元的阵列。

附图说明

图1是现有技术的非易失性存储晶体管的横截面图，该晶体管可以用在本发明的存储单元和阵列中。

图2是图1中所示的现有技术的存储晶体管的阵列的示意图。

图3是图1中所示的类型的现有技术存储晶体管的阵列的顶视图。