[发明专利]触发器、移位寄存器、显示面板以及显示装置有效
申请号: | 201280029521.9 | 申请日: | 2012-06-25 |
公开(公告)号: | CN103609021A | 公开(公告)日: | 2014-02-26 |
发明(设计)人: | 古田成;村上祐一郎;横山真;业天诚二郎 | 申请(专利权)人: | 夏普株式会社 |
主分类号: | H03K3/356 | 分类号: | H03K3/356 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 张鑫 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 触发器 移位寄存器 显示 面板 以及 显示装置 | ||
技术领域
本发明涉及一种触发器及各移位寄存器。
背景技术
近年来,为了实现液晶显示装置的窄边框化,要求缩小驱动液晶面板的显示驱动电路。由于显示驱动电路的规模较大地受到构成电路的晶体管的元件数的影响,因此削减晶体管个数较为重要。
图20(a)是表示现有液晶显示装置的各种显示驱动电路所使用的触发器的结构的电路图。如该图所示,触发器100a包括:构成CMOS电路的P沟道型晶体管p22以及N沟道型晶体管n21、构成CMOS电路的P沟道型晶体管p23及N沟道型晶体管n22、P沟道型晶体管p21、SB端子、RB端子、INIT端子、Q端子以及QB端子。
晶体管p22的栅极端子、晶体管n21的栅极端子、晶体管p23的漏极端子、晶体管n22的漏极端子、晶体管p21的漏极端子、以及Q端子相连,并且,晶体管p22的漏极端子、晶体管n21的漏极端子、晶体管p23的栅极端子、晶体管n22的栅极端子、以及QB端子相连。SB端子与晶体管p21的栅极端子相连,RB端子与晶体管p21的源极端子及晶体管p23的源极端子相连,INIT端子与晶体管n21的源极端子相连,晶体管n22的源极端子与VSS相连。晶体管p22、n21、p23以及n22构成锁存电路LC,晶体管p21起到置位晶体管ST的作用。
图20(b)是表示触发器100a的动作的时序图(INIT信号为非激活时),图20(c)是触发器100a的真值表(INIT信号为非激活时)。如图20(b)及(c)所示,触发器100a的Q信号在SB信号为低电平(激活)且RB信号为低电平(激活)的期间变为低电平(非激活),在SB信号为低电平(激活)且RB信号为高电平(非激活)的期间变为高电平(激活),在SB信号为高电平(非激活)且RB信号为低电平(激活)的期间变为低电平(非激活),在SB信号为高电平(非激活)且RB信号为高电平(非激活)的期间变为保持状态。
例如,在图20(b)的期间t1,RB端子的Vdd(高电平)输出至Q端子,使得晶体管n21导通,因此Vss(低电平)输出至QB端子。在期间t2,由于SB信号变为高电平使得晶体管p21截止,因此保持期间t1的状态。在期间t3,由于RB信号变为低电平,因此通过晶体管p23向Q端子暂时输出Vss+Vth(晶体管p23的阈值电压),由此,晶体管p22导通,使得Vdd(高电平)输出至QB端子。此外,由于QB端子变为Vdd,因此晶体管n22导通使得Vss输出至Q端子。此外,在SB信号及RB信号均变为低电平(激活)的情况下,通过晶体管p21暂时向Q端子输出Vss+Vth,由此,晶体管p22导通,使得Vdd(高电平)输出至QB端子。此外,由于QB端子变为Vdd,因此晶体管n22导通使得Vss输出至Q端子。
由此,在触发器100a中,利用晶体管p22、n21、p23以及n22(两个CMOS电路)构成锁存电路,并且,将RB端子与起到置位晶体管ST的作用的晶体管p21的源极端子及晶体管p23的源极端子相连,且通过将晶体管n21的源极端子与INIT端子相连,从而确定SB信号与RB信号同时变为激活时置位、锁存、复位的优先次序,并实现初始化的各动作。如上所述,在触发器100a中,在SB信号及RB信号同时激活时,RB信号(复位)优先,Q信号、QB信号变为非激活。
图21(a)是表示图20(a)的一个变形例即触发器100b的结构的电路图。如该图所示,触发器100b包括:构成CMOS电路的P沟道型晶体管p24以及N沟道型晶体管n24、构成CMOS电路的P沟道型晶体管p25及N沟道型晶体管n25、N沟道型晶体管n23、S端子、R端子、INITB端子、Q端子以及QB端子。
晶体管p24的栅极端子、晶体管n24的栅极端子、晶体管p25的漏极端子、晶体管n25的漏极端子、晶体管n23的漏极端子、以及QB端子相连,并且,晶体管p24的漏极端子、晶体管n24的漏极端子、晶体管p25的栅极端子、晶体管n25的栅极端子、以及Q端子相连。S端子与晶体管n23的栅极端子相连,R端子与晶体管n23的源极端子及晶体管n25的源极端子相连,INITB端子与晶体管p24的源极端子相连,晶体管p25的源极端子与VDD相连,晶体管n24的源极端子与VSS相连。这里,晶体管p24、n24、p25及n25构成锁存电路LC,晶体管n23起到置位晶体管ST的作用。
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