[发明专利]多个环形振荡器的同步输出

说明书

技术领域

本发明涉及电子电路，更特别地，涉及环形振荡器电路。

背景技术

许多现代集成电路采用频率缩放和/或电压缩放作为平衡性能和功耗的方法。这两种缩放的组合称为动态电压频率缩放（DVFS），其可提供电压缩放和频率缩放二者。利用DVFS，电压和频率可针对需要更高性能的工作负荷而增大。对于具有更低性能要求的工作负荷，电压和频率可降低以节省功率。在某些IC中，电压和频率还可响应于更高操作温度而减小。

利用DVFS时的电压变化可能影响各种组件。在许多IC中，环形振荡器可用于生成所需的时钟信号。环形振荡器产生的信号的频率可以是电压的函数。环形振荡器产生的周期信号的频率可随着电压增大而增大，同时频率可随着电压减小而降低。因此，环形振荡器可用于为利用DVFS的IC产生时钟信号。各个环形振荡器可能具有与周期信号的频率相关的特定特性，该周期信号是关于所接收的电压而产生的。对于利用DVFS的IC及其组件，环形振荡器可选择为具有与其相应的时钟负载相关联的特性，由此允许在选定的电压范围，操作频率（其是电压的函数）的线性的或接近线性的近似。

发明内容

公开了用于产生多个环形振荡器的同步输出的电路。在一实施例中，该电路包括：第一环形振荡器，配置为生成第一周期信号；以及第二环形振荡器，配置为生成第二周期信号。该电路还可包括：选择单元，耦合为接收所述第一周期信号和第二周期信号。该选择单元配置为响应于来自第一和第二周期信号之一的最近接收的上升边沿，将第一时钟边沿传递到第一和第二环形振荡器中的每个中。该选择单元还配置为响应于来自第一和第二周期信号之一的最近接收的下降边沿，将第二时钟边沿传递到第一和第二环形振荡器中的每个中，其中第一和第二时钟边沿方向相反。

在一实施例中，一种方法包括：第一环形振荡器生成第一周期信号，第二环形振荡器生成第二周期信号。该方法还包括：选择单元响应于来自第一和第二周期信号之一的最近接收的上升时钟边沿，将第一时钟边沿传递到第一和第二环形振荡器中的每个中。该选择单元还可响应于来自第一和第二周期信号之一的最近接收的下降时钟边沿，将第二时钟边沿传递到第一和第二环形振荡器中的每个中。第一和第二时钟边沿发生在相反方向上。

还构思了具有多个环形振荡器和选择单元的集成电路。

附图说明

本发明的其他方面将在参照附图阅读下面的详细说明之后变得显然，附图中：

图1是集成电路（IC）的一实施例的框图；

图2是示出配置为提供两个不同的环形振荡器的同步输出的电路的一实施例的框图；

图3是示出配置为提供两个不同的环形振荡器的同步输出的电路的一实施例的逻辑图；

图4是示出配置为提供两个不同的环形振荡器的同步输出的电路的一实施例的操作的时序图；

图5是示出配置为提供大于两个的多个环形振荡器的同步输出的电路的一实施例的逻辑图；以及

图6是示出初始化和操作具有多个环形振荡器的电路的方法的流程图。

本发明允许各种修改和替代形式，其具体实施例以示例的方式示于附图中且将在这里得到详细描述。然而应理解，附图和对其的描述无意将本发明限制到所公开的特定形式，而是相反，本发明将覆盖落入所附权利要求定义的本发明的思想和范围内的所有修改、等价和替代。

具体实施方式

现在参照图1，示出集成电路（IC）的一实施例的框图。在所示实施例中，IC10是具有多个处理器核（在该示例中，核0至核7）的处理器。核组成对，每对相对于其他核居于单独的时钟域。例如，核0和核1居于时钟域0中，核2和核3居于时钟域1中，以此类推。所示实施例中的每对核耦合到时钟发生器20，且因此耦合为接收来自其的相应时钟信号。时钟信号Clk0生成于时钟域0中，Clk1生成于时钟域1中，以此类推。每个时钟信号独立于其他时钟域中生成的那些时钟信号，因此可以在操作期间的至少一些时间在频率方面有所不同。每个时钟发生器20生成的时钟信号可以被提供给它所耦合到的相应核对内的时钟树或者其他结构。