[发明专利]一种用于抖动抑制的装置、系统和方法

说明书

政府在本发明中的权利

本申请是由美国在DARPA项目No.HR0011-11-C-0037的支持下做出的。政府对本申请享有一定的权利。

相关申请的交叉引用

本申请要求于2011年6月30日提交的美国临时申请No.61/503,233的权益，并且通过引用将其结合于此。

技术领域

本公开总体涉及I型延迟锁相环(DLL)中的抖动抑制。

背景技术

延迟锁相环(DLL)是用于可控地监视和调整周期性数字输出信号相对于周期性数字输入信号(例如，时钟信号)的相位。一般而言，DLL是调整延迟路径从而在输入信号和输出信号之间产生期望的相位关系的伺服机构(servo-mechanism)。DLL已经被广泛地用作收发机(transceiver)、芯片间通信接口以及时钟分布网络中的频率合成器和时钟电路。

在“I型”DLL中，在执行相位比较并生成输出信号中将参考信号与其自身的延迟版本进行比较。传统的I型DLL包括延迟线、相位检测器元件和环路滤波器(积分器)，它们被用于创建与输入信号相位匹配(即，“锁定”)的输出信号。相位检测器和环路滤波器形成用于控制相位匹配所必需的延迟线的长度的反馈路径。

获得适当锁定在输入信号相位上的输出信号的一个问题是传播信号内抖动(δ)形式的噪声的存在。如本领域所公知的那样，“抖动”能够被定义为周期性信号的边沿的到达时间的多变性(variability)，这种多变性是信号内噪声的存在的结果(在多数情形中，噪声显现出以所期望的边沿为中心的高斯分布)。在DLL结构中，抖动可以存在于至延迟线的输入信号和来自延迟线的输出信号二者上。的确，在输出处可能存在抖动的累加(标注为抖动峰值)，该抖动峰值指当其从输入处传过延迟线并且最后显现在输出处的抖动的幅度。抖动导致引入了输出信号中的时序误差。

附图说明

被合并到本公开中并且构成了本公开的部分的附图示出了本发明的各种实施例。在图中：

图1示出了包括去偏移元件的I型DLL装置的示例；

图2示出了周期性数字信号上的抖动的存在；

图3示出了来自DLL的周期性数字输出信号上的抖动峰值；

图4是示出了来自DLL的周期性数字输出信号上的抖动峰值的示例眼图；

图5是用于在I型DLL中使用的示例去偏移元件；

图6是与图5的去偏移元件相关联的示例时序图；

图7是包括I型DLL的主/从装置以形成时钟源示例时钟恢复系统；并且

图8是用于抑制I型DLL中的抖动的示例方法的流程图。

具体实施方式

概述

根据本发明的实施例，公开了用于抑制DLL中的抖动的装置、系统和方法。

用于将周期性数字输出信号的相位与周期性数字输入信号的相位进行同步的延迟锁相环(DLL)装置包括可控相位延迟τ的延迟线，该延迟线生成作为周期性数字输入信号的延迟版本的周期性数字输出信号。相位检测器和环路滤波器的组合用于生成调整可控相位延迟的长度以将周期性数字输出信号的相位与周期性数字输入信号的相位相匹配的控制电压。装置还包括响应于周期性数字输入信号和周期性数字输出信号的去偏移元件，该去偏移元件用于通过将周期性数字输出信号中的转换(transition)与周期性数字输入信号中的转换进行同步，来抑制周期性数字输出信号中的抖动以生成最终的抖动抑制的周期性数字输出信号。

示例时钟恢复系统将来自DLL装置的抖动抑制输出用作对第二延迟线的输入。第二延迟线可通过与以上定义的控制电压有关的第二控制电压对相位进行调整，以形成与原始的周期性数字输入信号相位匹配的输出抖动抑制的时钟信号。第二延迟线可以包括沿其长度分布的多个分接头(tap)以允许生成多个子间隔时钟信号。