[发明专利]N沟道和P沟道FINFET单元架构

权利要求书

1.一种集成电路，包括：

衬底；

第一块，包括在所述衬底的第一区域中的半导体鳍的集合，所述第一块包括在所述第一块的相对外侧边缘上的外鳍和在所述外鳍之间的内鳍，所述第一块被布置用于具有第一传导性类型的沟道的器件；

第二块，包括在所述衬底的第二区域中的半导体鳍的集合，所述第二块包括在所述第一块的相对外侧边缘上的外鳍和在所述外鳍之间的内鳍，所述第二块被布置用于具有第二传导性类型的沟道的器件；

图案化的栅极导体层，包括在所述第一块和所述第二块中的多个栅极迹线；

在所述栅极导体层之上的至少一个图案化的导体层；

被布置为覆盖在所述第一块和所述第二块中的每个块上面的一个或者多个功率迹线；以及

多个层间连接器，其连接半导体鳍、栅极迹线、在所述至少一个图案化的导体层中的迹线和所述一个或者多个功率迹线。

2.根据权利要求1所述的集成电路，其中所述半导体鳍包括在所述多个栅极迹线中的栅极迹线下面的沟道和在所述多个栅极迹线中的栅极迹线之间的源极/漏极端子，并且其中所述至少一个图案化的导体层和所述多个层间连接器被布置用于连接所述源极/漏极端子、所述栅极迹线和所述功率迹线。

3.根据权利要求1所述的集成电路，按列布置在所述第一块和所述第二块中的所述多个栅极迹线，并且在所述至少一个图案化的导体层中的迹线被布置用于将覆盖在所述第二块上面的所述功率迹线之一连接到在所述第二块中的充当第一器件的端子的半导体鳍，并且将覆盖在所述第二块上面的所述一个或者多个功率迹线中的另一功率迹线连接到在所述第二块中的充当第二器件的端子的另一半导体鳍，所述第一器件具有在特定列中的第一栅极迹线中的栅极，所述第二器件具有在所述特定列中的第二栅极迹线中的栅极。

4.根据权利要求1所述的集成电路，包括：

第三块，所述第三块包括在所述衬底的第三区域中的半导体鳍的集合，所述第三块被布置用于具有所述第一传导性类型的沟道的器件，并且位于与所述第二块相邻，并且包括在所述第三块中的多个栅极迹线；并且

其中所述至少一个图案化的导体层包括：

在所述栅极导体层之上的第一图案化的导体层，包括第一层迹线，所述第一层迹线包括第一个第一层迹线和第二个第一层迹线，所述第一个第一层迹线被布置用于将所述第一块中的栅极迹线连接至所述第二块中的栅极迹线，所述第二个第一层迹线被布置用于将所述第二块中的栅极迹线连接至所述第三块中的栅极迹线；以及

第二图案化的导体层，在所述第一图案化的导体层之上并且包括一个或者多个第二层迹线，所述一个或者多个第二层迹线被布置用于将所述第一图案化的导体层中的迹线连接至所述第一图案化的导体层中的其它迹线。

5.根据权利要求4所述的集成电路，其中所述一个或者多个功率迹线包括所述第二图案化的导体层的部分。

6.根据权利要求1所述的集成电路，其中所述一个或者多个功率迹线包括在所述第一块之上的多个功率迹线和在所述第二块之上的多个功率迹线。

7.根据权利要求1所述的集成电路，其中平行布置在所述第一块和所述第二块中的所述半导体鳍，在所述多个栅极迹线中的所述栅极迹线与所述半导体鳍正交，并且覆盖在所述第一块和所述第二块上面的所述一个或者多个功率迹线与所述半导体鳍平行。

8.根据权利要求1所述的集成电路，其中所述半导体鳍的集合包括在所述第一块和所述第二块中的一个或者多个半导体本体，并且其中覆盖在所述第一块和所述第二块上面的所述一个或者多个功率迹线未连接到在对应的所述块内的所述一个或者多个半导体本体。

9.根据权利要求1所述的集成电路，其中覆盖在所述第一块和所述第二块上面的所述一个或者多个功率迹线具有未跨越在所述第一块和所述第二块中的所述外鳍的外边缘的外边缘。