[发明专利]用于ESD、EMI以及EMC的插入物

说明书

技术领域

本发明的领域包括通过并入集成电路器件的3D封装结构的电子器件的小型化，集成电路器件被保护以防止静电放电（ESD）、电磁干扰（EMI）以及电磁传导（EMC）。

背景技术

电子器件的小型化是现在产生的器件的持续进步的过程。实现这一点的一种方法是通过使用并入硅通孔（TSV）的插入物的3D封装实现的。TSV允许多种附加功能如，靠近集成电路设置的电容、电阻、电感以及简单的电路。这些电路电互连并且在结构上被支撑结构，同时允许有效散热。这种并入了集成电路器件的3D封装结构需要被保护，以防止损坏或破坏电路的ESD、来自附近环境中的发射源的EMI、以及导致要求控制的器件的发射的EMC以便不会干扰其他器件。

随着3D封装技术持续向复杂化推进，在相同插入物硅载体上的多个集成电路器件需要与ESD、EMI和EMC因素分离并隔离的简单模式。目前可用的技术可以实现集成电路功能的必要隔离和保护，但是需要以牺牲希望的小型化为代价。各器件必须被设置在隔离的插入物上，以及必须设计大的结构以屏蔽和保护集成电路器件功能。这将由本工业中常见的基板、盖、垫片以及器件隔离构建以进行屏蔽和保护，但是这妨碍了否则会由插入物TSV3D封装提供的功能接近性（functional proximity）的增强。

相关技术

以下专利、公开的应用和文献示例了在3D封装领域的技术现状：

Barth等，美国公开专利申请号2010/0078779

Morrison等，美国专利号7,709,915

DiBiene等，美国专利号7,245,507;

Lim等,IP.COM技术公开,IPCOM000169379D,Shielding and Interconnection Interposer Substrate,4月24,2008;

Pelley等,美国专利号7,777,330;

Lin等,美国公开专利申请号2010/0237386;

Anthony等,美国专利号No.7,733,621;

England等,美国专利号7,622,786;

Hollingsworth等,美国专利号7,002,217;

Neidich等,美国专利号6,780,056.

发明内容

本发明包括结构、制品、方法和通过解决前述需要的方法生产的产品，并提供3D封装中的集成电路器件的ESD、EMI和EMC屏蔽和保护。这些器件的实例包括诸如半导体芯片、半导体阵列或晶片或IC电子部件（集成电路，即“IC芯片”）的电子器件和其他部件，诸如但不限于，微电子机械（MEMS）部件、无源滤波器、探测器阵列、光伏显示器、有机发光二极管（OLED）等等或SiGe、lll-V电子装置或光电装置。

在实例中，这种创新的想法为3D封装的集成电路期间提供对ESD、EMI以及EMC的屏蔽和保护，这通过创建包围集成电路器件的插入物夹层结构来实现，其中金属化屏蔽和二极管保护装置被并入顶和底插入物二者中。TSV允许金属化屏蔽到接地或希望的其他电压的电互连接，以及夹层底插入物通过TSV和焊料连接而连接到芯片载体封装，以及顶端插入物通过集成电路器件的轮廓之外的TSV被周边地连接底插入物，然后将底插入物电连接到芯片载体。这将提供器件周围的微型局部笼，并且希望以此技术维护所期望的集成和小型化尺度。

此外，多个集成电路器件（其通常需要以更大的甚至是单独的封装来隔离），现在通过在小型化的夹层封装结构中提供一个或多个顶插入物以隔离彼此紧密邻近的敏感器件，而被彼此邻近地放置在具有TSV的相同插入物上。

在一个实施例中，插入物夹层结构图如图1所示，包括封闭需要屏蔽或保护的器件的两个插入物。焊料凸起尺寸层级（hierarchy）可以使用将集成电路器件附着到底插入物的较小焊料凸起以及将顶插入物与底插入物连接或直接与芯片载体连接的较大焊料凸起或其它互连结。该其它互连结构可以包括已知的铜柱凸起或等价的金属柱凸起。在另一实例中，这些金属柱凸起（例如，铜）是从顶部或底插入物向底插入物的焊料凸起延伸用于通过焊接而连接二者。该结构的高度基本上是相同的，无论采用焊料凸起或金属柱凸起（例如，铜）。凸起的组合高度为约50微米（微米），并且较大凸起与较小凸起的高度比率约为3:1。