[发明专利]数字错误校正

权利要求书

1.一种错误校正电路，布置成接收时钟信号，包括：

组件，所述组件布置成根据第一输入和第二输入产生第一输出；

错误检测器，所述错误检测器布置成基于所述第一输出、所述第一输入和所述第二输入产生错误标记，所述错误标记指示在所述第一输出中是否已经检测到错误；

校正发生器，所述校正发生器适合于基于所述第一输出、所述第一输入和所述第二输入，在起始于在时钟信号中的时序事件的第一时间周期之后产生校正输出；以及

输出发生器，所述输出发生器布置成在起始于在时钟信号中的时序事件的第二时间周期之后产生错误校正电路的输出，

其中，如果所述错误标记指示在所述第一输出中已经检测到错误，则所述第二时间周期比所述第一时间周期长，或者如果所述错误标记指示在所述第一输出中没有检测到错误，则所述第二时间周期不比所述第一时间周期长，

并且其中，如果所述错误标记指示在所述第一输出中已经检测到错误，则所述错误校正电路的输出包括所述第一输出和所述校正输出的组合，从而在所述第一输出中检测到的错误得以校正，或者如果所述错误标记指示在所述第一输出中已经检测到错误，则所述错误校正电路的输出直接对应于所述第一输出。

2.根据权利要求1所述的电路，其中所述输出发生器包括具有输出的输出寄存器，所述输出寄存器的输出为所述错误校正电路的输出，并且其中所述输出发生器布置成当所述错误标记指示在所述第一输出中已经检测到错误时，在更新其输出时对所述输出寄存器进行延迟，从而使得所述第二时间周期比所述第一时间周期长。

3.根据权利要求1或权利要求2所述的电路，其中所述输出发生器包括输出使能组件，所述输出使能组件布置成基于所述时钟信号和所述错误标记产生门控时钟，并且其中所述输出寄存器在其时钟输入处接收所述门控时钟，从而在所述错误标记指示在所述第一输出中已经检测到错误时，在更新其输出时对所述输出寄存器进行延迟。

4.根据任意一项前述权利要求所述的电路，进一步包括校验位发生器，

其中所述校验位发生器布置成基于所述第一输入和所述第二输入产生至少一个校验位，以及

其中所述错误检测器和所述校正发生器布置成基于所述第一输出和所述至少一个校验位，分别产生所述错误标记和所述校正输出。

5.根据权利要求4所述的电路，其中所述错误检测器布置成基于第一结果和至少一个校验位产生所述错误标记，所述错误标记指示所述错误检测器是否已经检测到所述错误检测器布置成检测的多个不同错误中的任意一个，所述多个不同错误包括在所述第一输出中的错误和在所述至少一个校验位中的错误。

6.根据权利要求4或权利要求5所述的电路，其中所述校正发生器适合于基于所述第一输出和所述至少一个校验位产生校正输出，所述校正输出适合于校正多个不同错误中的任意一个，所述多个不同错误包括在所述第一输出中的错误和在所述至少一个校验位中的错误。

7.根据权利要求4至6中任一项所述的电路，其中所述校验位发生器布置成根据所述第一输入和所述第二输入直接产生所述至少一个校验位，而不单独产生所述第一输出。

8.根据任意一项前述权利要求所述的电路，其中所述校正发生器布置成通过产生错误位置多项式并接着搜索所述错误位置多项式的根来产生所述校正输出，其中所述校正发生器仅搜索对应于所述第一输出的根。

9.根据任意一项前述权利要求所述的电路，其中布置成产生所述第一输出的所述组件布置成通过对所述第一输入和所述第二输入执行算术运算而产生所述第一输出。

10.根据权利要求9所述的电路，其中所述算术运算为有限域算术运算，比如在伽罗瓦域GF(2^k)上的乘法。

11.一种错误校正电路，基本上如在本文中参照图3至图6所描述的。

12.一种错误校正电路，包括：

组件，所述组件布置成根据第一输入和第二输入产生第一输出；

校正发生器，所述校正发生器布置成基于所述第一输出、所述第一输入和所述第二输入产生适合于与所述第一输出进行组合的校正输出，以便校正其中的错误；以及

组合器，所述组合器布置成将所述校正输出和所述第一输出进行组合，从而产生第二输出，在所述第二输出中已经校正了在所述第一输出中的错误。