[发明专利]半导体存储装置及其驱动方法

说明书

相关申请的交叉引用

本申请基于2011年11月21日提交的在先日本专利申请No.2011-253915并且要求其优先权，该在先申请的全部内容通过引用的方式并入在本申请中。

技术领域

实施例涉及半导体存储装置及其驱动方法。

背景技术

诸如MRAM(磁性随机存取存储器)的非易失性存储器已经被开发，来代替诸如DRAM(动态RAM)的易失性存储器。

现有技术

非专利文件1：JEDEC STANDARD“Low Power Double Data Rate2(LPDDR2)JESD209-2A”(Revision of JESD209-2,March2009)JEDEC SOLID STATE TECHNOLOGY ASSOCIATION

发明内容

根据本发明实施例的半导体存储装置包括存储器基元(memory cell)阵列，所述存储器基元阵列包括多个非易失性存储器基元。功率发生器产生用于驱动所述存储器基元阵列的电源电压。第一接收器接收用于控制所述存储器基元阵列的命令和地址。控制器根据所述命令和所述地址控制所述存储器基元阵列、所述功率发生器和所述第一接收器中的每一者的激活状态(active state)。在激活模式下，所述存储器基元阵列、所述功率发生器和所述第一接收器被转变成激活状态。在第一省电模式下，所述存储器基元阵列、所述功率发生器和所述第一接收器被转变成休止状态(inactive state)。在第二省电模式下，所述存储器基元阵列和所述功率发生器被转变成激活状态，并且所述第一接收器被转变成休止状态。在第三省电模式下，所述功率发生器的至少一部分被转变成激活状态，并且所述存储器基元阵列和所述第一接收器被转变成休止状态。

附图说明

图1是示出根据第一实施例的MRAM和芯片控制器CC的框图；

图2是示出根据第一实施例的MRAM的配置的框图；

图3是示出单个存储器基元MC的配置的说明性图示；

图4示出了从空闲(idle)状态到各种状态的状态转变；

图5的表格示出了在第一实施例的每个状态中命令/地址接收器RCA、功率发生器PG以及存储器基元阵列MCA中的每一者的激活状态或休止状态；

图6是示出根据第一实施例由MRAM执行的操作的时序图；

图7是示出根据第二实施例的MRAM的状态图；以及

图8的表格示出了在第二实施例的每个状态中命令/地址接收器RCA、功率发生器PG以及存储器基元阵列MCA中的每一者的激活状态或休止状态。

具体实施方式

现在将参考附图说明各实施例。本发明不限于这些实施例。

(第一实施例)

图1是示出根据第一实施例的MRAM和芯片控制器CC的框图。第一实施例可以应用于代替MRAM的、诸如PRAM或ReRAM的非易失性存储器。

芯片控制器CC包括CPU、ROM、SRAM和LPDDR2(低功率双数据速率2)控制器。LPDDR2控制器向MRAM输出芯片选择信号CS_1、时钟使能信号CKE_1、命令信号CA(包括地址信号)、时钟信号CK、数据DQ、选通(strobe)信号DQS和屏蔽数据(mask data)DM。LPDDR2控制器根据这些信号控制MRAM。

一般而言，JEDEC(联合电子设备工程委员会，Joint Electron Device Engineering Council)中的LPDDR2标准适用于诸如DRAM的易失性存储器。命令信号CA包括刷新信号和自刷新信号。因此，如图1中所示，作为非易失性存储器的MRAM与作为需要刷新操作的易失性存储器的DRAM的混合体可被安装在同一衬底上。

图2是示出根据第一实施例的MRAM的配置的框图。根据第一实施例的MRAM包括存储器基元阵列MCA、功率发生器PG、逻辑电路LC、时钟使能接收器RCKE、命令/地址接收器RCA、数据缓冲器DQB和输入/输出单元I/O。

存储器基元阵列MCA包括以例如二维矩阵排列的多个存储器基元MC。每个存储器基元MC被连接到成对的位线(例如，如图2中所示的位线BL1和BL2)并且被连接到字线WL。即，存储器基元MC的一端被连接到所述成对的位线中的一条位线BL1，并且其另一端被连接到所述成对的位线中的另一条位线BL2。成对的位线BL1和BL2在列方向上延伸。字线WL在与列方向正交的行方向上延伸。