[发明专利]高保持电压、混合电压域静电放电钳位

说明书

相关申请的交叉引用

本申请要求保护2011年12月8日提交的美国临时申请No.61/568,431的权益，通过引入将其并入本文，如同在本文中完全阐述。

技术领域

本发明一般涉及静电放电(ESD)保护、闩锁(LU)防护以及在电气过应力(EOS)情况下的损坏防护。更具体地，本发明涉及一种保护集成电路(IC)免受ESD损坏、同时维持高水平的闩锁耐用性和EOS保护的方法。

背景技术

ESD期间，大电流能够流经能够潜在造成损坏的IC。损坏能够在传导电流的器件内发生，以及在由于大电流见到显著电压降的器件内发生。为了避免由于ESD事件导致的损坏，给IC增加钳位。这些钳位可以分流大ESD电流而不在IC的敏感节点上造成高压。

与设计这种ESD钳位相关的一个忧虑是它们可能在正常工作条件下分流电流，其可以导致功能暂时性丧失，有时需要人或其它IC交互来恢复正常工作。此外，如果正常工作期间钳位在低导电(分流)模式下触发，则经过钳位的电流能量可能太高而使得暂时性或永久性损坏能够发生。正常工作期间通常由ESD器件的错误触发造成的增大(电源)电流被称作闩锁事件，并且可能导致功能暂时性丧失、暂时性损坏、或永久性损坏。EOS最经常是由IC引脚处的不需要的高压造成的。

克服这些问题的已知方法是通过产生具有高保持电压的ESD钳位。钳位的保持电压是器件能够维持其高导电性状态所处的最低电压。通过将保持电压增加到高于电源电平，ESD钳位被设计成即使正常工作期间被触发也可从闩锁状态释放，使得功能丧失非常短暂。

对于诸如汽车的一些应用，保持电压可以远远高于电源电平，以便避免造成功能暂时性丧失的噪声尖峰，或以便允许芯片外ESD保护来分流系统级ESD电流而不触发芯片上的ESD保护。

进一步要求ESD保护钳位可以是具有低待机或泄漏电流。对于一些应用，给焊盘增加的电容量也必须最小化。

这些忧虑对于高压IC可能是主要问题，其中增加保持电压通常以大的硅面积为代价。用于高压应用的这些ESD钳位的产生通常可以采用多个硅测试运行，以将ESD钳位器件调整成具有期望的保持和触发电压。

在高压技术中的又一个忧虑是ESD钳位对ESD事件的响应时间。这些技术中的双极型器件的基区渡越时间可以在同一数量级上或大于ESD事件的上升时间。这样，钳位对ESD事件的反应可能太晚而不能有效保护IC。

目前还没有将合理硅面积内可调高保持电压和适当触发电压的优点相结合、无需大规模的工艺调整或大规模、多个测试芯片产生的解决方案。

因此，在工业中需要改进的ESD保护钳位，其组合高且可调保持电压、低泄漏、高且可调的触发电压、用于高电流能力的小硅面积及快速有效触发的优点，而不需要多个硅运行以便调整钳位的重要参数。

对于防止由于系统内事件的闩锁和误触发的ESD钳位器件，高于电源电压的保持电压可以是令人期待的。通过将来自更低电压域的多个元件串联堆叠能够达到这种保持电压。因为这些元件是为更低电压域设计的，所以堆叠可能表现出高泄漏。在这两种情况下，芯片性能可能由于氧化物可靠性或高泄漏而受到危害。

图1示出传统ESD钳位。产生栅极接地的N型金属氧化物半导体(ggNMOS)器件，通常使用具体工艺(process)适应技术来实现良好的ESD特性。具体对于ESD，通常需要附加的掺杂级，这会增加工艺成本。

图2示出另一种传统的ESD钳位。高压(HV)硅控整流器(SCR)被开发，其中使用布局和工艺技术对ESD特性进行调整。SCR可以通过一些内部反向结击穿而被触发。

发明内容

公开了静电放电(ESD)保护电路，其具有最大焊盘电压的全部或大部分置于其上的高压(HV)开关，调整保持电压的一个或多个低压(LV)保护钳位，以及在正常工作期间对LV保护钳位上电压进行限制的电压限制器电路。能够增加一个或多个触发电路以便给HV开关和/或一个或多个LV保护钳位提供触发信号。触发电路能够在HV开关和/或LV保护钳位内部，或置于外部。

用于保护耦接在第一节点和第二节点之间的电路的静电放电(ESD)保护电路的一个实施例可以包含耦接至第一节点的第一电压域的至少一个钳位器件。ESD保护电路可以进一步包含与至少一个钳位器件串联耦接并且耦接至第二节点的第二电压域的切换器件。ESD保护电路可以进一步包含耦接至至少一个钳位器件并且被配置成限制至少一个钳位器件上电压的电压限制器。

在一些实施例中，第二电压域的电压电平可以高于第一电压域的电压电平。