[发明专利]使用奇偶校验和冗余行的动态错误处理

说明书

技术领域

本公开涉及信息处理的领域，并且更特别地，涉及信息处理系统中的错误检测和校正的领域。

背景技术

随着集成电路制造技术中的改善持续提供更为密集的电路，较低的操作电压被用来降低功耗。然而，在诸如被用作处理器中的高速缓冲存储器的静态随机访问存储器之类的存储器结构中，对较大的阵列大小和较低的操作电压的组合增加了存储器单元故障的可能性。因而，这些设备的制造商和用户变得越来越关心错误检测和校正。可以通过将奇偶校验和/或纠错码（ECC）单元与硬件添加到一起以生成并检查奇偶校验和ECC值来保护存储器结构。奇偶校验可以提供可能不足以向错误管理提供鲁棒解决方案的错误检测。另一方面，ECC在管芯面积和流水线复杂性方面的成本可能太高而无法提供所期望的解决方案。

附图说明

在附图中通过示例而非限制的方式来图示本发明。

图1图示根据本发明的实施例的包括动态错误处理的信息处理系统。

图2图示根据本发明的实施例的用于动态错误处理的方法。

图3图示根据本发明的实施例的用于动态错误处理的方法。

具体实施方式

描述了用于使用奇偶校验和冗余行的动态错误处理的发明的实施例。在本描述中，可以阐述诸如处理器和系统配置之类的许多特定细节，以便提供对本发明的更透彻的理解。然而，将由本领域技术人员领会的是，本发明可以在不具有此类特定细节的情况下实施。另外地，未详细地示出一些公知的结构、电路、以及其它特征，以避免不必要地模糊本发明。例如，未描述基于奇偶校验的错误检测的完整描述，原因在于许多公知的方法可以被用于本发明的实施例中。在本描述中，“0”（或“零”）和“1”（或“一”）可以被用来描述数据或其它信息的二进制数位（“比特”）的值，其中前者可以是表示逻辑“零”或“关断”值的任何电压或其它电平，并且后者可以是表示逻辑“一”或“导通”值的任何此类电平。

如背景技术章节中所描述的，可以将存储元件添加到信息存储结构，以提供信息处理系统中的错误检测和/或校正。本发明的实施例可以被用于任何信息处理系统中的任何信息存储结构。本发明的实施例可以期望用于处理器内的存储器阵列，诸如末级高速缓存，原因在于处理器和系统成本和性能可能对这些数据存储结构的大小特别地敏感。

图1图示根据本发明的实施例的包括用于存储器阵列的动态错误处理的信息处理系统100。系统100包括处理器110、软件120、非易失性存储设备130、以及实时时钟190。系统100也可以包括任何数量的附加的处理器、设备、存储结构、和/或任何其它组件或元件。

处理器100可以是任何类型的处理器，包括诸如Intel®Core^TM处理器家族或来自Intel®公司或另一公司的其它处理器家族中的处理器之类的通用微处理器、或诸如图形处理器或微控制器之类的专用处理器。处理器110可以包括存储结构140、奇偶校验逻辑150、错误存储空间160、地址映射逻辑170、以及运行单元180。

软件120可以是安装和/或运行在系统100上的可由处理器110或系统100中的任何其它组件运行的任何软件。例如，软件120可以是图形设备驱动器。如以下进一步描述的，软件120可以包括错误处理例程122。非易失性存储设备130可以是任何类型的非易失性存储设备，诸如磁盘或固态硬盘驱动器。

存储结构140可以表示存储信息处理系统中的包括数据和/或指令的信息的任何结构，诸如寄存器、高速缓存、或另一类型的存储器结构。例如，存储结构140可以表示处理器110中的末级数据高速缓冲存储器。存储结构140可以包括存储数据或其它信息的数据存储区142、冗余存储区144、以及存储由奇偶校验逻辑150基于数据或其它信息而生成的奇偶校验值的奇偶校验存储结构146。可替代地，奇偶校验存储区146可以被包括在系统100中的任何其它地方。数据存储区142、冗余存储区144、以及奇偶校验存储区146可以包括任何类型的单独的存储元件，诸如存储数据的比特的锁存器或触发器。