[发明专利]用于执行指令的电路和方法

权利要求书

1.一种电路布置，包括：

集成电路芯片；

处理核心，布置在所述芯片上，并且包括发出单元和定点执行单元，其中，所述发出单元配置为向所述定点执行单元发出指令以由所述定点执行单元执行；以及

外部辅助执行单元(AXU)接口逻辑，布置在所述集成电路芯片上并且耦合到所述发出单元，其中，所述外部AXU接口逻辑配置为接收由所述发出单元发出的指令，并且通过外部AXU接口向芯片外AXU传送所述指令以由所述芯片外AXU执行。

2.根据权利要求1所述的电路布置，其中，所述集成电路芯片是第一芯片，所述电路布置进一步包括第二芯片，芯片外AXU布置在该第二芯片上。

3.根据权利要求2所述的电路布置，其中，从由以下构成的组中选择所述第二芯片：现场可编程门阵列(FPGA)、专用集成电路(ASIC)和堆叠的裸片。

4.根据权利要求1所述的电路布置，其中，所述外部AXU接口逻辑包括步降逻辑，该步降逻辑配置为相对于所述处理核心的通信频率降低外部AXU接口的通信频率。

5.根据权利要求1所述的电路布置，其中，所述外部AXU接口逻辑包括分组器逻辑，该分组器逻辑配置为经由分组传送从所述发出单元接收的指令。

6.根据权利要求1所述的电路布置，其中，所述外部AXU接口具有不确定的等待时间，并且其中所述外部AXU接口逻辑被配置为响应于向所述芯片外AXU发送指令而等待来自所述芯片外AXU的响应，并且配置为响应于未接收到所述响应而以信号通知错误。

7.一种电路布置，包括：

集成电路芯片；

辅助执行单元(AXU)，布置在所述集成电路芯片上；以及

外部AXU接口逻辑，布置在所述集成电路芯片上，并且配置为将所述AXU耦合到如权利要求1中所述的电路布置，其中，所述外部AXU接口逻辑配置为通过外部AXU接口接收由所述发出单元发出的指令，并且向所述AXU传送所述指令以由所述AUX执行。

8.根据权利要求7所述的电路布置，其中，从由以下构成的组中选择所述集成电路：现场可编程门阵列(FPGA)；专用集成电路(ASIC)；以及堆叠的裸片。

9.根据权利要求1或权利要求8所述的电路布置，其中，所述外部AXU接口逻辑配置为响应于由所述AXU执行指令而更新所述处理核心的所架构的状态。

10.一种在数据处理系统中执行指令的方法，所述方法包括：

在集成电路芯片上布置的处理核心中，使用在所述处理核心中布置的发出单元向在所述处理核心中布置的定点执行单元发出第一指令，并且利用所述定点执行单元来执行所述第一指令；以及

利用所述发出单元向芯片外辅助执行单元(AXU)发出第二指令，包括使用在所述集成电路芯片上布置的外部AXU接口逻辑来通过外部AXU接口向所述芯片外AXU发送所述第二指令。

11.根据权利要求10所述的方法，其中，所述集成电路芯片是第一芯片，并且其中所述芯片外AXU布置在第二芯片上。

12.根据权利要求11所述的方法，其中，从由以下构成的组中选择所述第二芯片：现场可编程门阵列(FPGA)、专用集成电路(ASIC)和堆叠的裸片。

13.根据权利要求10所述的方法，进一步包括：利用在所述外部AXU接口逻辑中布置的步降逻辑，相对于所述处理核心的通信频率降低所述外部AXU接口的通信频率。

14.根据权利要求10所述的方法，进一步包括：利用在所述外部AXU接口逻辑中布置的分组器逻辑，经由分组传送从所述发出单元接收的第二指令。

15.根据权利要求10所述的方法，其中，所述外部AXU接口具有不确定的等待时间，并且其中所述方法进一步包括：响应于向所述芯片外AXU发送指令而等待来自所述芯片外AXU的响应，并且响应于未接收到所述响应而以信号通知错误。

16.根据权利要求10所述的方法，进一步包括：响应于通过所述外部AXU接口从所述芯片外AXU接收的数据，更新所述处理核心的所架构的状态。