[发明专利]使用存储器特定奇偶校验矩阵的数据编码器和解码器

说明书

技术领域

本公开涉及在存储器系统中使用错误控制码，具体地，涉及不依赖于交织的数据的并行链接(concatenated)编码。

背景技术

诸如闪存设备的非易失性存储器已经支持消费电子的增加的便携性，并且已经在适合于云计算和大量存储的相对低功率企业存储系统中使用。在这些区域中的一直存在的几乎持续提升的需求经常伴随着改进数据存储容量的需求。更大存储容量的需求又加剧了对更大存储密度的需求，使得可以维持以及优选地降低诸如功耗和外形尺寸的规格。这样，正存在着增加非易失性存储器的存储密度的压力以便进一步改进这些设备的有用的属性。但是，增加存储密度的缺点是，存储的数据愈加易出现存储和/或读取错误。

已经使用错误控制编码来限制存储器系统中的错误的增加的可能性。一个错误控制编码选择称为链接编码。链接编码是特别有前途的，因为产生的码字可以被交织地解码，这又可以改进系统的错误校正能力。链接编码方案通常包括由交织器(interleaver)分离的两个数据编码器。交织器打乱(shuffle)数据使得两个编码器按彼此不同的顺序接收数据。相反，解码采用由去交织器分离的两个解码器，该去交织器颠倒编码侧交织器的打乱。打乱和颠倒打乱通过去集群(de-cluster)已集群的错误而帮助均一化(normalize)错误的分布。均一化的错误分布通常是所希望的，因为均一化的分布使能够使用较低复杂度的编码和/或解码处理。

但是，源自于当前对于交织的依赖的各种挑战剥夺了对于链接码的利用。例如，实现交织器和去交织器所需的复杂的电路通常是功率强度大的并且在单片实现方式占据了实质上大的裸片区域。此外，采用交织的数字存储系统的架构通常被设计为容纳多位符号交织。对于闪存设备，多位符号交织通常利用跨过多个端口的比特宽信道。如果这些端口由独立的控制器控制，则将这些端口同步的复杂性变为对系统实施的限制。另外，当码字的一部分相对容易校正时，交织的使用限制了将校正的信息从一个解码器前馈(feed forward)到另一解码器。先前难达到的的前馈校正的信息的能力将改进校正具有非均匀错误分布的码字的能力。因此，即使链接编码可能能够提供改进的错误校正能力，但是依赖于交织的链接码的使用由于这些以及其他物理限制也是不太希望的。

发明内容

在所附权利要求的范围内的系统、方法和设备的各种实现方式每个具有几个方面，其单独一个方面不单独负责在此所述的期望的属性。不限制权利要求的范围，描述了一些突出的特征。在考虑到此讨论之后，特别是在阅读了题为“具体实施方式”的部分之后，将理解如何使用各个实施方式的特征来使能：(i)无交织器的并行链接编码和解码；(ii)使用错误估计模块来选择使用两个或更多解码器中的哪个来开始并行链接解码处理；以及(iii)将在特定存储器位置处的位错误的概率与错误校正码的错误校正能力匹配。

一些实施方式包括使能够使用并行链接码编码和解码数据的系统、方法和/或设备，该并行链接码不使用交织或者去交织(即无交织)。具体地，这样的实现方式采用对由两个或更多独立的并且并行的编码器编码的数据的联合(joint)迭代解码，该两个或更多独立的并且并行的编码器将数据编码在数据的重叠的段中。使能联合迭代解码处理以将校正的信息从一个解码器前馈到另一解码器以改进校正具有非均匀错误分布的码字的能力。

一些实现方式包括被使能以基于码字中的错误数量的估计选择使用两个或更多解码器之一来开始并行链接解码处理的系统、方法和/或设备。在一些实现方式中，错误控制解码系统包括错误估计模块和控制器。该错误估计模块估计码字中的错误的数量。该控制器基于由该错误估计模块提供的错误估计来选择使用第一解码器和第二解码器中的哪个来开始解码该码字。