[发明专利]用于锁定延迟闭锁环路的方法

说明书

本申请要求2011年12月30日提交的美国临时申请号61/581,748和2012年6月21日提交的美国非临时申请号13/529,671的权益，其内容由此通过参考并入本文如同完全在本文阐述。

发明领域

本申请涉及锁定延迟闭锁环。

发明背景

延迟闭锁环(DLL)中的主要功能是提供一种方式来将时间划分成稳定、相等的片段。这通过采用可变延迟线并将其延迟锁定到稳定时间周期(通常是输入时钟的相位或周期)来完成。由于该DLL的构造，混叠问题出现在将延迟线锁定至输入时钟参考中。在一般情况下，如果延迟线开始的延迟足够地长于参考时间周期，那么所述延迟线能错误地两次锁定到参考延迟或根本无法完全锁定。因此，大多数DLL通过开始于最小延迟设置并然后让延迟线放缓、逐渐延伸延迟设置以匹配参考周期来锁定。

通过最初迫使延迟线至最小延迟，需要的是DLL周围的电路能够跟上延迟线产生的高速边沿和脉冲。这可以要求DLL周围的支持电路在比其它方式所需高得多的数据速率下操作。这通常会导致支持电路在延迟线的锁住周期期间且甚至在延迟锁定实现后由于对在最小延迟处的最坏情况开始的过度设计需要而消耗更多的功率。DLL在最小延迟下的操作的另一个挑战是脉冲蒸发，其在至延迟线的输入比延迟线可以处理的更快切换时发生。

发明概要

公开了一种用于锁定延迟闭锁环(DLL)的方法和装置。这个DLL可从延迟线的任何起始延迟状态(包括最长延迟状态，如一个时钟周期或更大)实现延迟锁定。注入器只允许参考时钟的单个边沿进入延迟线，其输出然后通过同步器同步到参考时钟。在第一边沿已经过延迟线并已同步之后，另一边沿被允许进入延迟线。一旦锁定到期望的参考周期被建立，参考时钟的所有边沿就被允许进入延迟线。

附图简述

图1示出延迟闭锁环电路的示例性功能框图；

图2示出图1中所示的电路元件所产生的输出信号的上升沿和下降沿的示例性定时图；

图3示出用于确定分数延迟上升沿传播的抽头延迟线的示例性功能框图；

图4示出图3中所示的抽头延迟线的上升沿和下降沿的示例性定时图；

图5示出包括触发式同步器输出信号以维持与参考时钟上升沿同步的延迟闭锁环电路的示例性功能框图；

图6A-图6C示出图5中所示的同步器的上升沿和下降沿的示例性定时图；以及

图7示出其中一个或多个公开的实施方案可以被实现的示例性设备的框图。

具体实施方式

现在参照图1和图2描述第一实施方案。图1示出示例性延迟闭锁环(DLL)电路100，其确保时钟脉冲的一个且仅一个上升沿被注入到延迟线101。DLL电路100还包括注入器102、鉴相器103、电荷泵104以及同步器105。DLL电路100被配置为进行操作，使得初始延迟可以被设置为最大值并通过迭代调整，该延迟可以被减小直到值中的锁定被实现。此避免当将初始延迟设置为最低值(即，最初尽可能快地操作DLL)时遇到的上述问题。该参考时钟111信号是DLL电路100的时钟输入并由注入器102控制，直到鉴相器103和同步器105确定已使用控制信号119对该延迟线101进行了正确调整的这样的时间。虽然注入器102控制参考时钟111信号，但是在等待DLL电路分析延迟线101对时钟输入114信号脉冲的同步后，只有单一上升沿或单一下降沿作为时钟输入114信号被发送到延迟线101。一旦延迟线101已被调整到可接受的延迟并且被正确地同步，延迟设置就可以被锁定，且注入器102可以放弃对参考时钟111的控制，从而允许参考时钟111直接驱动延迟线101。该过程在下文进一步详细解释。

图2示出用于DLL电路100中的各种输入和输出信号的示例性信号脉冲定时图200。定时图200包括上升沿同步201(示出为针对参考时钟111的脉冲1-5发生)和下降沿同步202(示出为针对参考时钟111的脉冲6-8发生)，其指的是被输入到延迟线101的时钟输入信号114的单脉冲。