[发明专利]用于在数据突发之间填充比特的方法和装置

说明书

背景技术

诸如双倍数据速率(“DDR”)总线这样的存储器总线可以通常包括64条并行导线以用于双列直插式存储模块(“DIMM”)与存储器控制器之间的通信。包括有无线网络接口(例如，无线电装置)的计算机系统经常受到源自存储器总线的干扰的影响。来自存储器总线的无意发射是对无线电装置的宽带干扰的重要来源，其在数个频带内制造了影响移动和消费者计算设备的干扰。

用于减少来自存储器总线的无线干扰的传统方法依靠保持在内部印刷电路板布线平面上的存储器数据迹线来容纳发射，并且添加有额外的屏蔽材料和/或吸收材料以进一步减少来自存储器总线的发射。然而，屏蔽材料给计算机系统增加了额外的成本和重量，并且仅限内部的布线要求更大的电路板面积。

附图说明

图1示出了根据一些实施例的方法。

图2示出了根据一些实施例的系统。

图3示出了根据一些实施例的系统。

图4示出了根据一些实施例的位填充引擎。

图5A示出了根据一些实施的例时序图。

图5B示出了根据一些实施例的时序图。

图5C示出了根据一些实施例的时序图。

图5D示出了根据一些实施例的时序图。

图5E示出了根据一些实施例的时序图。

图5F示出了根据一些实施例的时序图。

图6示出了根据一些实施例的计算系统。

具体实施方式

本发明的实施例涉及用于针对存储器总线进行线路编码的方法，这种方法可以减少频谱的选定部分中所辐射的能量。例如，本发明的实施例可以以与加扰(scrambling)有所相反的方式来操控二进制数据总线。加扰是要通过使所辐射的噪声频谱扁平化并减少不需要的峰值(这会增加电磁干扰的等级)来使数据模式随机化。不同于加扰，本发明的实施例使用线路编码，以可以在发射频谱中在期望的频率处放置陷波(notch)的方式来降低信息熵(降低随机性)。这些频率可以基于由关联于计算平台的无线网络接口设备所使用的无线电频率来选择。比特填充(bit-stuffing)是一种线路编码的形式，其对于存储器应用可能是实用的。根据一些实施例，通过在数据突发之间在数据流中填充入额外比特，可以降低干扰等级，同时只会对现有控制器和存储器带来最小的变化。所填充的比特可以不存储在存储器中，因此普通存储器操作以及信号完整性可以不会受到影响。

现在参考图1，其示出了方法100的实施例。方法100可涉及在存储器总线上的数据突发之间来填充比特以减少由该存储器总线所产生的干扰量。此外，方法100可以提供一种电子解决方案而非物理解决方案以降低来自存储器和存储器总线的干扰。方法100可以由一种装置(例如参照图6所描述的)或者由一种包含有比特填充引擎(例如参照图2和图3所描述的)的存储器控制器来执行。此外，方法100可以在非瞬时性计算机可读介质上实现。

在101处，接收到与第一数据线相关联的第一数据突发。该第一数据突发可以包括多比特数据突发。例如，该第一数据突发可以包括但不限于8比特或16比特数据突发。该第一数据线可以被电耦合到存储器控制器以及至少一个存储器模块。在102处，接收到与第二数据线相关联的第二数据突发。类似于第一数据突发，该第二数据突发可以包括多比特数据突发并且该第二数据线可以被电耦合到所述存储器控制器以及所述至少一个存储器模块。

接下来，在103处，确定要在第一数据突发之后传输的第一一个或多个填充比特，并且确定要在第二数据突发之后传输的第二一个或多个填充比特。所述第一一个或多个填充比特和所述第二一个或多个填充比特可以与干扰减少量(例如，总线发射频谱中的陷波的深度)相关联，该干扰减少是由所述第一一个或多个填充比特和所述第二一个或多个填充比特的组合所产生的。即，确定填充比特的组合，相比于所述第一一个或多个填充比特和所述第二一个或多个填充比特的其余组合，该填充比特的组合产生更大的干扰减少。

更具体地，确定干扰量可以与所述第一一个或多个填充比特和所述第二一个或多个填充比特的每个可能的组合相关联。例如，如果所述第一一个或多个填充比特包括2比特而所述第二一个或多个填充比特包括2比特，则将基于十六个可能的组合(例如，对于所述第一一个或多个填充比特的[0,0]，[0,1]，[1,0]，[1,1]以及例如，对于所述第一一个或多个填充比特的[0,0]，[0,1]，[1,0]，[1,1])来进行确定。