[发明专利]用于活动互连链路功率管理的自适应低功率链路状态进入策略

说明书

用于使用自适应低功率链路状态进入策略实现活动互连链路功率管理的方法和装置。响应于由低功率链路状态进入策略逻辑鉴于互连链路或构造上的运行时业务确定的适用条件而改变互连链路或构造的功率状态。低功率链路状态策略逻辑可以被配置成包括对操作系统输入以及针对采用链路或构造的应用和设备的服务质量（QoS）要求和设备等待时间容限要求的考虑。

技术领域

发明领域总体涉及计算机系统中的功率管理，并且更具体但不排他地涉及用于使用自适应低功率链路状态进入策略将互连链路和构造置于降低的功率状态中的技术。

背景技术

自微处理器的引入以来，计算机系统已经变得越来越快。近似依照摩尔定律（基于英特尔（Intel®）公司共同创立者Gordon Moore在1965年的出版物，该出版物预测集成电路上的晶体管数目每两年翻一番），速度增加几乎在三十年内以相当平均的速率急速上升。同时，存储器和非易失性储存器二者的尺寸同样已经稳定增加，使得许多当今的个人计算机比来自仅10-15年前的超级计算机更加强大。此外，网络通信的速度同样已经经历天文数字的增加。

不断增加的速度已经产生更加强大的处理器和采用该处理器的设备（诸如PC、服务器、工作站和移动设备）。以比仅仅处理能力更多的方式更加强大——这些处理器和设备还消耗更多的功率。较高的功率消耗在若干方面是不合期望的。首先，它造成增加的管芯温度，从而缩短处理器寿命。对于线路供电的计算机（诸如PC和服务器），增加的功率导致更高的能量账单。在诸如服务器农场和数据中心之类的高密度服务器部署中，在每服务器基础上功率中的小增加导致功率消耗中的巨大增加并且导致用于部署的成本（并且相反地，在每服务器基础上小功率降低导致显著的成本节约）。功率消耗是移动设备性能中的巨大因素。例如，工程师可以设计具有等于高端服务器的处理能力的移动设备；然而，这样的设备将具有如此短的电池寿命以至于它对于商业使用而言将是不可接受的。

存在用于降低计算机和其它基于处理器的设备中的功率的各种技术。常见技术是：当处理器未被活动使用时，将处理器置于降低的功率状态中（亦称为空闲状态或睡眠状态）。最近引入的多核处理器支持在个体核基础上将处理器核置于所选空闲状态中的能力。甚至存在适用于作为整体的处理器的功率控制技术。例如，微处理器性能状态（P-状态）是当CPU活动时微处理器能够操作于的频率和电压组合的预定义集合。微处理器利用动态频率缩放（DFS）和动态电压缩放（DVS）以实现由微处理器支持的各种P-状态。DFS和DVS是基于当前操作条件动态改变微处理器核的操作频率和操作电压的技术。因此，可以通过改变其P-状态，跨处理器达成功率节约。封装功率状态（例如，Pck C-状态）也可以被应用于处理器级以显著降低功率。功率节约技术还可以被应用在总体平台级处，导致进一步的节约。

这些方法中的大多数以特定组件或组件集合（例如核或非核）处的功率节约为目标。然而，仍然存在由处理器管芯内和处理器与其它平台组件之间二者的各种互连构造和链路消耗的平台功率的显著部分（~10%到30%）。互连构造由路由器、端口和链路构成，其中端口和关联的链路消耗不可忽视的量的功率（路由器功率的~70%）。为了降低整体平台功率消耗，定义和实现多个链路低功率状态以实现链路功率节约。

在PCIe规范中，针对串行互连的链路（即，接口）提供各种功率节约状态。具体地，该规范描述了链路状态L0、L0_s、L1、L2和L3的存在。L0状态对应于链路导通，并且L2和L3状态对应于链路关断（其中区别是在L2状态中存在辅助功率），而L0_s状态提供了用于低回复备用等待时间状态，并且L1状态对应于低功率备用状态。这些低功率状态可以经由PCIe接口的活动状态功率管理（ASPM）能力而实现，其使得端点设备能够请求进入低功率状态。一般而言，随着链路功率状态降低，实现附加的功率节约；然而，功率状态越低，则将链路返回到活动状态的退出（链路回复）等待时间越大。还针对诸如IOSF（英特尔片上系统构造）和雷电（Thunderbolt®）之类的其它构造和互连定义了类似的功率状态。

附图说明