[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体器件及其制造技术，例如，涉及适用于层叠平面尺寸不同的多个半导体芯片而成的半导体器件的有效的技术。

背景技术

日本特开2005-191053号公报(专利文献1)记载了通过倒装芯片连接方式将半导体芯片搭载在封装衬底上的半导体器件的制造方法。专利文献1记载了在封装衬底上通过NCP(Non-Conductive Paste)地配置半导体芯片之后，推压芯片背面将半导体芯片连接在封装衬底上。

另外，在日本特开2010-251408号公报(专利文献2)和日本特开2011-187574号公报(专利文献3)记载了如下半导体器件，在层叠的多个半导体芯片上分别形成贯通电极，通过该贯通电极而使多个半导体芯片电连接。

另外，在日本特开2000-299431号公报(专利文献4)和日本特开2002-26236号公报(专利文献5)记载了以下内容。将第一半导体芯片(第一半导体元件)经由各向异性导电粘接剂(底部填充材料)搭载在电路衬底(衬底)上时，使各向异性导电粘接剂的一部分向第一半导体芯片的外部溢出。而且，在溢出的树脂即支承部及第一半导体芯片的上方经由粘接剂(芯片接合用粘接剂)搭载第二半导体芯片(第二半导体元件)。

现有技术文献

专利文献

专利文献1:日本特开2005-191053号公报

专利文献2:日本特开2010-251408号公报

专利文献3:日本特开2011-187574号公报

专利文献4:日本特开2000-299431号公报

专利文献5:日本特开2002-26236号公报

发明内容

本申请发明人研究了提高将平面尺寸(外形尺寸)不同的多个半导体芯片层叠在布线衬底上的半导体器件的性能的技术。作为其一个环节研究了以下技术：为提高半导体芯片间的传送速度，在多个半导体芯片中的配置在下级侧的半导体芯片上形成贯通电极，通过该贯通电极使多个半导体芯片相互电连接。其结果为，本申请发明人发现了以下问题：在下级侧的半导体芯片的平面尺寸比上级侧的半导体芯片的平面尺寸小的情况下，在半导体器件的可靠性这点产生问题。

其他课题和新的特征能够从本说明书的记载和附图明确。

一实施方式的半导体器件的制造方法包含在布线衬底上配置第一粘接材料之后，在上述布线衬底上搭载第一半导体芯片的工序。另外，半导体器件的制造方法包括在上述半导体芯片的第一背面上及从上述第一半导体芯片露出的上述第一粘接材料的露出面上配置了第二粘接材料之后，在上述第一半导体芯片的上述第一背面上搭载第二半导体芯片的工序。另外，半导体器件的制造方法包含用树脂封固上述第一半导体芯片及上述第二半导体芯片的工序。

这里，上述第一半导体芯片具有第一表面、形成在上述第一表面上的多个第一表面电极、与上述第一表面相反侧的第一背面、形成在第一背面上的多个第一背面电极、及从上述第一表面和上述第一背面中的一方朝向另一方贯穿地形成的多个贯通电极。另外，上述第二半导体芯片的平面尺寸比上述第一半导体芯片的平面尺寸大。另外，上述第二半导体片和上述布线衬底的间隙在被上述第一及第二粘接材料填塞了的状态下进行基于上述树脂的封固。

发明的效果

根据上述一实施方式，能够提高半导体器件的可靠性。

附图说明

图1是一实施方式的半导体器件的立体图。

图2是图1所示的半导体器件的仰视图。

图3是在去除了图1所示的封固体的状态下表示布线衬底上的半导体器件的内部构造的透视俯视图。

图4是沿图1的A-A线的剖视图。

图5是图4所示的A部的放大剖视图。

图6是表示图4所示的存储器芯片的表面侧的俯视图。

图7是表示图6所示的存储器芯片的背面侧的一例的俯视图。

图8是表示图4所示的逻辑芯片的表面侧的俯视图。

图9是表示图8所示的逻辑芯片的背面侧的一例的俯视图。

图10是图4的B部的放大剖视图。

图11是表示使用图1～图10说明的半导体器件的制造工序的概要的说明图。

图12是表示在图11所示的衬底准备工序中准备的布线衬底的整体构造的俯视图。

图13是图12所示的一个器件区域的放大俯视图。

图14是沿图13的A-A线的放大剖视图。