[发明专利]XG-PON1系统ONU端的PLOAM消息处理加速的方法有效
申请号: | 201310007698.5 | 申请日: | 2013-01-09 |
公开(公告)号: | CN103117954A | 公开(公告)日: | 2013-05-22 |
发明(设计)人: | 刘登强 | 申请(专利权)人: | 烽火通信科技股份有限公司 |
主分类号: | H04L12/861 | 分类号: | H04L12/861 |
代理公司: | 北京捷诚信通专利事务所(普通合伙) 11221 | 代理人: | 魏殿绅;庞炳良 |
地址: | 430074 湖北省武*** | 国省代码: | 湖北;42 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | xg pon1 系统 onu ploam 消息 处理 加速 方法 | ||
1.XG-PON1系统ONU端的PLOAM消息处理加速的方法,其特征在于:在ONU对PLOAM消息处理的过程中采用CPU软件处理和硬件处理相结合,所述硬件处理是指:通过硬件处理部分实现MIC校验和MIC生成,
ONU对接收到的下行PLOAM消息采用硬件来完成MIC校验,对于ONU发送的上行PLOAM消息也采用硬件来完成MIC校验字节生成,其中:下行PLOAM消息是指XG-PON1系统中OLT发送给ONU的PLOAM消息,上行PLOAM消息是指XG-PON1系统中ONU发送给OLT的PLOAM消息,
下行和上行PLOAM消息的数据格式符合G.987.3CLAUSE11.2章节的定义,包括ONU的ID号、PLOAM消息类型ID号、序列号、消息内容、MIC校验字节。
2.如权利要求1所述的XG-PON1系统ONU端的PLOAM消息处理加速的方法,其特征在于,所述硬件处理还包括:对于下行PLOAM消息依据ONU的注册状态进行硬件过滤,滤除ONU在该状态下不需要处理的下行PLOAM消息。
3.如权利要求1所述的XG-PON1系统ONU端的PLOAM消息处理加速的方法,其特征在于:所述硬件处理部分设有下行PLOAM缓存和上行PLOAM缓存,CPU对PLOAM缓存的读写采用直接选址访问,PLOAM缓存采用先进先出FIFO实现。
4.如权利要求1所述的XG-PON1系统ONU端的PLOAM消息处理加速的方法,其特征在于:所述硬件处理部分为PLOAM消息处理加速电路,具体包括下行数据处理电路和上行数据处理电路;所述PLOAM消息处理加速电路完成下行PLOAM消息处理流程和上行PLOAM消息处理流程;
所述下行数据处理电路包括中断产生电路、以及依次连接的下行MIC校验电路、下行PLOAM过滤电路、下行PLOAM写使能生成电路、下行PLOAM缓存电路、下行PLOAM读使能生成电路;
所述上行数据处理电路包括依次连接的上行PLOAM写使能生成电路、上行PLOAM缓存电路、上行PLOAM读使能生成电路、上行MIC生成电路。
5.如权利要求4所述的XG-PON1系统ONU端的PLOAM消息处理加速的方法,其特征在于,硬件处理部分处理、产生以下信号:
下行PLOAM数据:为并行数据信号,是ONU接收到的下行数据;
下行PLOAM数据使能:下行PLOAM数据的有效指示信号,为高时指示下行PLOAM的并行数据信号有效,为低时指示下行PLOAM的并行数据无效;
下行FIFO剩余空间:指示下行PLOAM缓存的剩余空间,为0时指示下行PLOAM缓存的被占满,为全1时指示下行PLOAM缓存还没有存放数据;
下行FIFO占用空间:指示下行PLOAM缓存的占用空间,为0时表示缓存中没有数据,为全1是指示缓存被占满;
下行FIFO写使能:由下行PLOAM写使能生成电路产生,用于控制下行PLOAM数据写入下行FIFO缓存,为高时写入,为低时不动作;
下行FIFO读使能:由下行PLOAM读使能生成电路产生,用于控制下行PLOAM数据从下行FIFO缓存中读出,为高时读出,为低时不动作;
CPU读使能:CPU总线的读控制信号,为高时读取,为低时不动作;
CPU读地址:CPU的地址总线,在CPU读信号为高时有效;
CPU读数据:CPU的数据总线,为CPU从下行FIFO中读出的下行PLOAM数据;
中断指示:由中断生成电路产生,当下行FIFO缓存占用空间大于或者等于一个下行PLOAM消息的长度时,产生中断指示;
上行FIFO剩余空间:指示上行PLOAM缓存的剩余空间,为0时指示上行PLOAM缓存的被占满,为全1时指示上行PLOAM缓存还没有存放数据;
上行FIFO占用空间:指示上行PLOAM缓存的占用空间,为0时表示缓存中没有数据,为全1是指示缓存被占满;
上行FIFO写使能:由上行PLOAM写使能生成电路产生,用于控制上行PLOAM数据写入上行FIFO缓存,为高时写入,为低时不动作;
上行FIFO读使能:由上行PLOAM读使能生成电路产生,用于控制上行PLOAM数据从上行FIFO缓存中读出,为高时读出,为低时不动作;
CPU写使能:CPU总线的写控制信号,为高时写入,为低时不动作;
CPU写地址:CPU的地址总线,在CPU写信号为高时有效;
CPU写数据:CPU的数据总线,为CPU写入上行FIFO的上行PLOAM数据,当写信号为高时有效;
上行PLOAM发送使能:依据OLT的指示生成的上行PLOAM发送指示信号,为高时发送上行PLOAM消息,为低时不发送;
上行PLOAM数据:为并行数据信号,是ONU发送到的上行PLOAM消息;
上行PLOAM数据使能:指示上行PLOAM数据有效的指示信号,为高时指示上行PLOAM的并行数据信号有效,为低时指示上行PLOAM的并行数据无效。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于烽火通信科技股份有限公司,未经烽火通信科技股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/201310007698.5/1.html,转载请声明来源钻瓜专利网。
- 上一篇:一种防窃电封印五角盖头螺栓
- 下一篇:旋转油缸测试机构