[发明专利]信息处理器与信息处理器的控制方法

说明书

技术领域

本发明涉及一种信息处理器与信息处理器的控制方法，更具体地讲，本发明涉及一种适于与时钟信号同步操作的信息处理器与所述信息处理器的控制方法。

背景技术

适于与时钟信号同步操作的电路具有存储元件和处理电路。例如，存储元件为与时钟信号同步保存和输出数据信号的寄存器。处理电路包括适于针对所输出的数据信号执行逻辑操作等的组合逻辑电路。如果在这样的电路中来自处理电路的执行结果的输出与时钟信号同步，则还可以提供一个调整输出时序的重定时序电路。例如，人们建议重定时序电路包括适于与时钟信号同步保存和输出输入信号的触发器（参见申请号为2009-290775的日本专利公开物）。

这样的重定时序电路可以在不同于向处理电路输出数据信号的时序（例如，正边沿）的时序（例如，负边沿）保存对数据信号的操作的执行结果。把保存执行结果的时序从把数据信号输出到处理电路的时序延迟，使执行结果能够可靠地得以保存，从而能够抑制重定时序电路中时序错误的出现。

发明内容

然而，上述相关技术难以抑制时序错误的出现。例如，由于诸如处理电路中的电压下降，处理电路的执行时间变长。如果执行时间变长，则延迟了执行结果的输出。因此，在重定时序电路保存执行结果之前持续的宽限期不能满足重定时序电路的建立时间。此处，术语“建立时间”指的是在指示重定时序电路或者其它电路加载数据的时序之前，输出电路（例如，处理电路）应该继续输出数据信号期间的一个时间周期。如果宽限期不满足建立时间，则重定时序电路将不能够保存执行结果，于是产生时序错误。

鉴于以上描述，发明了本发明，其能够抑制适于与时钟信号同步操作的电路中时序错误的出现。

根据本发明的第一模式，提供了一种信息处理器与信息处理器的控制方法。所述信息处理器包括处理部分、保存部分、时序确定部分、时钟控制部分以及时钟生成部分。处理部分对与时钟信号的正边沿和负边沿中的一个边沿同步输出的数据信号进行预定处理，并且输出其执行结果。保存部分与时钟信号的正边沿和负边沿中的另一个边沿同步保存执行结果。时序确定部分确定在保存部分保存执行结果之前持续的宽限期是否满足保存部分的建立时间。如果确定宽限期不满足建立时间，则时钟控制部分按宽限期满足建立时间的方式至少控制正边沿或者负边沿的时序。时钟生成部分根据所控制的时序生成时钟信号。其优点在于：至少按宽限期满足建立时间的方式控制了正边沿或者负边沿的时序。

另外，在第一模式中，时序确定部分确定两个宽限期中的每一个宽限期，即一个为保存部分与负边沿同步保存有关与正边沿同步输出的数据信号的执行结果之前持续的宽限期的负边沿宽限期以及一个为保存部分与正边沿同步保存有关与负边沿同步输出的数据信号的执行结果之前持续的宽限期的正边沿宽限期，是否满足建立时间。时钟控制部分可以包括时序控制部分和时钟周期控制部分。如果确定负边沿宽限期或者正边沿宽限期不满足建立时间，则时序控制部分按负边沿宽限期和正边沿宽限期均满足建立时间的方式控制至少正边沿或者负边沿的时序。如果确定负边沿宽限期和正边沿宽限期均不满足建立时间，则时钟周期控制部分按负边沿宽限期和正边沿宽限期均满足建立时间的方式延长时钟信号的周期。其优点在于：按负边沿宽限期和正边沿宽限期均满足建立时间的方式延长了数据信号的周期。

另外，在第一模式中，在宽限期满足建立时间之前，时钟控制部分可以至少执行两个控制任务之一：即，一个适于加快时序中的一个时序，另一个适于延迟另一个时序。其优点在于：在宽限期满足建立时间之前，至少执行两个控制任务之一，即，一个适于加快时序中的一个时序，另一个适于延迟另一个时序。

另外，在第一模式中，信息处理器还可以包括一个延迟部分，其适于在把从处理部分输出的执行结果输出到保存部分之前，延迟所述执行结果。时序确定部分把保存部分保存延迟部分所延迟的执行结果之前持续的周期视为宽限期，并且确定宽限期是否满足保存部分的建立时间。其优点在于：能够确定保存部分保存所延迟的执行结果之前持续的宽限期是否满足保存部分的建立时间。

另外，在第一模式中，信息处理器还可以包括一个错误代码生成部分，其适于生成用于检测延迟部分所延迟的执行结果中的错误的错误检测代码。如果使用错误检测代码检测到所延迟的执行结果的错误，则时序确定部分确定宽限期不满足建立时间。其优点在于：如果使用错误检测代码检测到执行结果的错误，则能够确定宽限期不满足建立时间。