[发明专利]定时产生电路

说明书

技术领域

本发明涉及定时产生电路，更详细地说涉及在半导体存储装置上安装的定时产生电路。

背景技术

图6是示出现有的定时产生电路的电路图。

在IIC接口的EEPROM等中使用的定时产生电路必须在全部定时使定时产生电路复位。例如，在产生8种定时不同的输出脉冲的情况下，如果包含系统复位的状态，则需要9种2进制的状态。因此，定时产生电路由连接4个T触发器电路(T-FF)而得到的4位的二进制计数器和解码电路构成，该解码电路由4输入的逻辑元件构成。二进制计数器生成8种2进制的状态。解码电路从除了系统复位时的2进制的状态以外的8种2进制的状态生成8种定时不同的输出脉冲。

但是，在现有的定时产生电路中，在产生8种定时不同的输出脉冲的情况下，需要由4个T触发器电路连接而得到的4位的二进制计数器和由4输入的逻辑元件构成的解码电路。

发明内容

本发明提供电路规模小、生成8种定时不同的输出脉冲的定时产生电路。

本发明提供定时产生电路，该定时产生电路具备：二进制计数器和解码电路，根据时钟信号和复位信号输出脉冲信号，其特征在于，该定时产生电路具备：锁存电路，其锁存所述复位信号；延迟电路，其使所述复位信号延迟而对所述二进制计数器进行复位；以及逻辑电路，所述二进制计数器由3个T触发器电路构成，所述二进制计数器输入所述时钟信号，输出所述3个T触发器电路所输出的信号，所述解码电路输入所述二进制计数器输出的信号，输出7种脉冲信号以及用于生成第8种脉冲信号的信号DEC7，关于所述逻辑电路，所述锁存电路的输出端子与第一输入端子连接，所述解码电路的输出所述用于生成第8种脉冲信号的信号DEC7的位端子与第二输入端子连接，在所述二进制计数器增计数时，所述逻辑电路输出所述第8种脉冲信号，在所述二进制计数器根据所述复位信号而被复位时，所述逻辑电路不输出所述第8种脉冲信号。

在系统复位时与生成输出脉冲时共用二进制计数器的复位时的2进制状态，从包含复位时的由二进制计数器生成的2进制的8种状态，生成定时不同的8种输出脉冲。在系统复位时，通过延迟针对二进制计数器的复位信号，使二进制计数器的复位时的解码电路的输出延迟，所以可利用较快的复位信号屏蔽解码电路的输出，由此防止系统复位时的解码电路的输出被反映到输出端子。

本发明的定时产生电路不需要4位的二进制计数器和由4输入的逻辑元件构成的解码电路，而是采用3位的二进制计数器和由3输入的逻辑元件构成的解码电路，所以能够减小电路规模。

附图说明

图1是示出第1实施方式的定时产生电路的电路图。

图2是示出本发明的解码电路的图。

图3是示出第1实施方式的定时产生电路的动作的时序图。

图4是示出第2实施方式的定时产生电路的电路图。

图5是示出第2实施方式的定时产生电路的动作的时序图。

图6是示出现有的定时产生电路的电路图。

标号说明

50二进制计数器；201延迟电路；203RS锁存电路；401解码电路。

具体实施方式

以下，参照附图来说明本发明的实施方式。

[第1实施方式]

图1是示出第1实施方式的定时产生电路的电路图。

第1实施方式的定时产生电路具备：由3个T触发器电路101～103构成的3位的二进制计数器50、延迟电路201、3NAND电路202、RS锁存电路203、2NOR电路204、反相电路205和解码电路401。

时钟信号输入端子CLK与二进制计数器50的输入端子连接。输入端子SYS经由延迟电路201以及反相电路205与二进制计数器50的复位端子、RS锁存电路203的端子RX连接。二进制计数器50的复位端子与T触发器电路101～103的复位端子RX共同连接。二进制计数器50的输出端子与解码电路401、3NAND电路202连接。3NAND电路202的输出端子与RS锁存电路203的端子SX连接。2NOR电路204的输入端子与解码电路401的输出端子DEC7、RS锁存电路203的输出端子QX连接，输出端子与定时产生电路的输出端子M7连接。解码电路401的其它7个输出端子分别与定时产生电路的输出端子M0～M6连接。

图2是示出解码电路401的电路图。解码电路401具备3NAND电路507、3NOR电路500～506和反相电路508、509。