[发明专利]共用栅极的半导体结构及对应的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种共用栅极的半导体结构及对应的形成方法。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。为了避免金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极与高K栅介电层的栅极叠层结构通常采用“后栅（gate last）”工艺制作。

公开号为US2002/0064964A1的美国专利文献公开了一种使用“后栅”工艺形成金属栅极的方法，包括：提供半导体衬底，所述半导体衬底上形成有替代栅结构和位于所述半导体衬底上覆盖所述替代栅结构的层间介质层；以所述替代栅结构作为研磨停止层，对所述层间介质层进行化学机械研磨工艺（CMP）；除去所述替代栅结构后形成沟槽；在所述沟槽内壁和层间介质层表面形成高K栅介质材料层，在所述高K栅介质材料层表面形成金属材料层，且所述金属材料层填充满所述沟槽；用化学机械研磨法研磨所述金属材料层和高K栅介质材料层，直至暴露出层间介质层，在沟槽内形成金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。

在目前的静态随机存储器、反相器等电路结构中，通常一个NMOS晶体管的栅极和一个PMOS的栅极电连接在一起。为了提高工艺集成度，在版图设计时通常将NMOS晶体管和PMOS晶体管共用同一个栅极结构，可以有效地降低芯片面积，降低工艺复杂度。请参考图1和图2，分别为现有多晶硅栅技术形成的NMOS晶体管和PMOS晶体管共用栅极的俯视结构示意图和沿AA′方向的剖面结构示意图，包括：半导体衬底10上具有NMOS晶体管区01和PMOS晶体管区02；所述共用栅极11横跨所述NMOS晶体管区01和PMOS晶体管区02，所述共用栅极11的一部分位于NMOS晶体管区01内，所述共用栅极11的另一部分位于PMOS晶体管区02内；在NMOS晶体管区01内，所述共用栅极11的两侧形成有N型源/漏区12；在PMOS晶体管区02内，所述共用栅极11的两侧形成有P型源/漏区13。但是随着芯片集成度要求越来越高，MOS晶体管的特征尺寸也越来越小，NMOS晶体管和PMOS晶体管的共用栅极也需要采用金属栅极以降低MOS晶体管栅极的寄生电容，提高器件速度。但利用现有后栅技术形成的共用栅极电阻较大。

发明内容

本发明解决的问题是提供一种共用栅极的半导体结构及对应的形成方法，使得最终形成的共用金属栅极的电阻较小。

为解决上述问题，本发明技术方案首先提供了一种共用栅极的半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，所述第一晶体管区和第二晶体管区之间形成有浅沟槽隔离结构；在所述半导体衬底上形成替代栅结构，所述替代栅结构同时横跨第一晶体管区和第二晶体管区之间的浅沟槽隔离结构表面、第一晶体管区表面和第二晶体管区表面；在所述半导体衬底表面形成层间介质层，所述层间介质层的顶部表面与替代栅结构的顶部表面齐平；刻蚀所述第一晶体管区对应的替代栅结构形成第一沟槽，并在所述第一沟槽内壁形成第一高K栅介质层和位于所述第一高K栅介质层表面的第一金属栅电极，形成第一金属栅极；刻蚀所述第二晶体管区对应的替代栅结构形成第二沟槽，并在所述第二沟槽内壁形成第二高K栅介质层和位于所述第二高K栅介质层表面的第二金属栅电极，形成第二金属栅极，且所述第一金属栅极和第二金属栅极的交界处位于浅沟槽隔离结构表面；对至少位于第一金属栅极和第二金属栅极的交界处的部分第一金属栅极、部分第二金属栅极进行刻蚀，形成第三沟槽；在所述第三沟槽内形成导电材料层。

可选的，所述第三沟槽的深度小于或等于第一金属栅极、第二金属栅极的高度。

可选的，当所述第三沟槽的深度等于第一金属栅极、第二金属栅极的高度，所述第三沟槽的宽度小于浅沟槽隔离结构的宽度，大于第一高K栅介质层、第二高K栅介质层两者的总厚度。

可选的，当所述第三沟槽的深度小于所述第一金属栅极、第二金属栅极的高度，所述第三沟槽的宽度大于第一高K栅介质层、第二高K栅介质层两者的总厚度。

可选的，形成第三沟槽的工艺包括：对部分厚度的第一金属栅极和第二金属栅极进行刻蚀，所形成第三沟槽的宽度等于第一金属栅极、第二金属栅极的总长度。

可选的，所述第三沟槽的宽度范围为30纳米~60纳米。