[发明专利]凹入式晶体管的制作方法

说明书

技术领域

本发明大体上关于半导体器件技术领域，特别是关于一种凹入式晶体管的制作方法。

背景技术

在传统的功率晶体管中，平面型的功率器件(DMOS)会因为来自于沟道区域(channel region)、积集层(accumulation layer)以及接面场效应晶体管(JFET)的贡献，而使得导通电阻(on-resistance)上升。

为了降低上述区域的电阻，凹入式功率晶体管器件(UMOS)于是被开发出来，更因为UMOS结构不存在的JFET区域，因此可以缩小UMOS的器件单元的尺寸(cell size)，以提高沟道密度(channel density)，并进一步降低导通电阻，但随着器件尺寸的微缩，栅极与源极接触孔的间隔也随之缩小，容易导致工艺对准(overlay)问题的发生。

发明内容

因此，本发明的目的即在提供一种凹入式功率半导体器件的制作方法，以解决上述栅极与源极接触孔对准的问题。

本发明的一实施例提供了一种凹入式晶体管器件的制造方法，其特征包含有提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层上形成一硬掩膜层，所述硬掩膜层包含有至少一开口；经由所述硬掩膜层的开口刻蚀所述外延层，以形成一栅极沟槽；于所述栅极沟槽的表面形成一栅极氧化层；于所述栅极沟槽内形成一凹入式栅极；于所述凹入式栅极上形成一上盖层；去除所述硬掩膜层；于所述外延层中形成一离子阱；于所述离子阱中形成一源极掺杂区；于所述上盖层及所述凹入式栅极的侧壁上形成一隔离壁；以及以所述上盖层及所述隔离壁为刻蚀掩膜自对准刻蚀所述外延层，以形成一接触孔。

本发明另一实施例提供一种凹入式晶体管器件的制造方法，其特征包含有提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层表面注入一氮掺杂层；于所述外延层上形成一硬掩膜层，所述硬掩膜层包含有至少一开口；经由所述硬掩膜层的开口刻蚀所述外延层，以形成一栅极沟槽；于所述栅极沟槽的表面形成一栅极氧化层；于所述栅极沟槽内形成一凹入式栅极；去除所述硬掩膜层，使所述凹入式栅极部分凸出于所述外延层的表面；于所述外延层中形成一离子阱；于所述离子阱中形成一源极掺杂区；选择性的氧化所述凹入式栅极凸出于所述外延层的表面的部分，以形成一氧化盖层；以及以所述氧化盖层为刻蚀掩膜自对准刻蚀所述外延层，以形成一接触孔。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式作详细说明如下。然而所述优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图8为依据本发明一实施例所绘示的凹入式功率晶体管器件的制造方法示意图。

图9至图11表示出本发明另一实施例。

图12至图18为依据本发明又一实施例所绘示的凹入式功率晶体管器件的制造方法示意图。

图19至图21表示出接触孔与栅极沟槽的布局。

其中，附图标记说明如下：

10      半导体基底      123      凹陷区域

11        外延层        124      上盖层

12       硬掩膜层       130      隔离壁

18      栅极氧化层      140      介电层

20a     凹入式栅极      150      氧化盖层

22      源极掺杂区      155      光刻胶图案

34        金属层        155a        开口

101      氮掺杂层       201         侧壁

112        开口         210        离子阱

118       硅氧层        230        接触孔

122      栅极沟槽       250      接触掺杂区

具体实施方式