[发明专利]一种快速锁定的锁相环

说明书

技术领域

本发明涉及一种集成电路设计中的锁相环，尤其涉及一种能够实现快速锁定且不增加锁相环输出相位噪声的新型锁相环电路结构。

背景技术

锁相环（PLL：Phase-locked loops）是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”。

在众多的锁相环电路中，电荷泵锁相环以其易于集成、锁定速度快、捕捉范围宽等优点，成为广泛应用的一种结构。如图1所示，这种锁相环电路通常包括自输入端至输出端顺次相连的鉴相器（PD：Phase detector）、电荷泵（CP：Charge pump）、环路滤波器（LF：Loop filter）和压控振荡器（VCO：Voltage control oscillator）以及自输出端连至鉴相器的分频器（DIV：Frequency divider）。

评判锁相环的关键性能指标之一为锁定时间。通常考虑减少锁定时间的结构改变方式有动态调整环路滤波器（LF）带宽，此外还有增加压控振荡器（VCO）的线性范围、增加电荷泵（CP）初态电荷注入等方法。然而上述方法都是采用模拟自适应的调整方式，会恶化锁相环的另一关键性能，即增加锁相环的输出相位噪声。具体来看，为了降低锁定时间，传统的方法是动态地调整带宽，当相位误差大时，增加带宽以加快锁定速度；当相位误差小时，减少带宽以提高抖动性能。但是，由于相位误差只表示了相位的超前或落后程度，并不代表频率误差的大小，因此在锁定过程中，相位误差和频率误差的不一致变化将会导致带宽的错误调整，进而影响锁定时间。

发明内容

有鉴于现有技术的上述缺陷，本发明的目的旨在提供一种快速锁定的锁相环，用于提升锁相环性能指标，解决传统减少锁定时间方法易增加输出相位噪声、恶化锁相环的问题。

本发明解决目的的技术方案是：一种快速锁定的锁相环，包括自输入端f_ref至输出端f_out顺次相连的鉴相器（PD）、电荷泵（CP）、环路滤波器（LF）和压控振荡器（VCO）以及自输出端f_out连至鉴相器（PD）的分频器（DIV），其特征在于：所述锁相环设有一个初始相位翻转器（IPO），与鉴相器（PD）及分频器（DIV）构成锁相环的数字信号部分，其中所述初始相位翻转器（以下简称IPO：Initial phase overturn）的输入连至分频器（DIV）的输出及鉴相器（PD）的输出，且初始相位翻转器（IPO）的反馈输出连至鉴相器（PD）的输入。

进一步地，所述初始相位翻转器（IPO）为数字电路，包含用于判断是否需要相位翻转的第一模块和用于相位翻转的第二模块，所述第一模块具有用作延时器的七个D触发器，其中前四个D触发器的时钟端均接同一个8倍频时钟，首个D触发器的D端接鉴相器的第一输出信号，后一个D触发器的D端接前一个D触发器的Q端，最后三个D触发器的时钟端均接鉴相器的第二输出信号，且最后三个D触发器的Q端分别接入三输入与门，所述三输入与门的输出接入第八个D触发器的时钟端，第八个D触发器的输出连至第二模块的选择控制位；所述第二模块为具有选择控制位的双分复用器，第二模块的输入为分频输出信号及其相位翻转信号，第二模块的输出为决定自选择控制位的分频输出信号或其相位翻转信号，且第二模块的输出为初始相位翻转器（IPO）的反馈输出。

本发明锁相环的研制与应用，其较之于以往技术所具备的突出优点为：它有效减少了锁相环原锁定时间的40%，且所增加的额外电路结构简单、功耗较低，对相位噪声具有显著的抑制作用。

附图说明

图1是现有技术锁相环的通用电路结构示意图。

图2是本发明改进后的锁相环的电路结构示意图。

图3是图2中IPO的具体电路结构示意图。

图4是传统锁相环锁定时间的示意图表。

图5是本发明锁相环锁定时间的示意图表。

具体实施方式