[发明专利]一种PMOS晶体管及其制备方法

说明书

技术领域

本发明属于半导体器件技术领域，涉及一种晶体管及其制备方法，特别是涉及一种PMOS晶体管及其制备方法。

背景技术

在未来的一段时间内，硅基互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的基本单元，其中包含PMOS与NMOS，而每一个PMOS或NMOS晶体管都位于掺杂井上，且都由栅极(Gate)两侧衬底中p型或n型源极区、漏极区以及源极区与漏极区间的沟道(Channel)构成。

现有的半导体技术中，形成晶体管的方法一般为：提供硅基底，在硅基底中形成阱区以及隔离结构；在硅基底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅基底进行离子注入形成源极和漏极，源极和漏极之间的阱区即为沟道区。

随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(Short Channel Effect)与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。

为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的CMOS的源极/漏极设计上会采用轻掺杂漏极(Lightly Doped Drain，LDD)结构，亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/漏极区相同的低掺杂区，以降低沟道区的电场。

当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。

提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。

已知，在N型金属氧化物半导体场效应晶体管(NMOSFET)的沟道中引入张应力可以提升NMOSFET的沟道迁移率，在P型金属氧化物半导体场效应晶体管(PMOSFET)的沟道中引入压应力可以提升PMOSFET的沟道迁移率。

目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局应变的材料包括绝缘层上锗硅(SiGe on Insulator，SGOI)，锗硅虚拟衬底(SiGe virtual substrate)等。局部应变技术通常只在半导体器件的局部向半导体沟道区域施加应力。局部应变技术主要有源漏区嵌入锗硅(SiGe)或碳化硅(SiC)，双应力层(Dual Stress Layers，DSL)和浅槽隔离(Shallow Trench Isolation，STI)等。全局应变制造复杂，成本较高，局部应变与传统CMOS制造工艺具有良好的兼容性且制造方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。

对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。

但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PMOS晶体管及其制备方法，本发明解决的技术问题是进一步增强器件中源极区域及漏极区域对沟道产生的压应力，从而进一步提高沟道中载流子迁移率，以增加器件的工作电流。

为实现上述目的及其他相关目的，本发明提供一种PMOS晶体管的制备方法，所述制备方法至少包括以下步骤：提供一半导体衬底，在预制备PMOS晶体管的半导体衬底顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力；其中，制备所述源极区域和漏极区域的具体步骤为：