[发明专利]一种基于外延技术的三维集成功率半导体及其制作方法

说明书

技术领域

本发明涉及一种基于硅外延技术，能够用于制造低损耗功率集成电路的三维集成功率半导体及其制作方法。

背景技术

集成功率半导体技术是实现半导体功率集成电路的基础和关键，这一技术的不断进步，推动着电子信息系统和电力电子系统不断往集成化、智能化、低功耗化、高稳定性和可靠性等方面发展。在单芯片集成的功率半导体技术中，前提条件是要具备良好的隔离结构，确保各器件之间的电绝缘；其关键是在于高、低压器件制作工艺的兼容性，只有工艺上相互兼容的器件集成到一起，才能保证各器件的性能满足应用要求，同时也尽可能降低生产成本；可集成的大功率器件是核心，不同类型的大功率器件决定了功率集成电路不同的应用领域。

当前集成功率半导体的主要技术是BCD(Bioplar，CMOS，DMOS)工艺，硅基厚外延高压BCD工艺占据着主要份额，在这种工艺中，器件之间主要是通过反偏PN结进行隔离，在经过必须的长时间高温过程后，隔离扩散会很大，并且反偏PN结存在漏电流，会影响整个电路的功耗，各种器件的电极都是从芯片表面引出，集成的大功率器件主要是LDMOS（Laterally Diffused MOS，横向扩散MOS器件），或者是LIGBT（Laterally Insulated Gate Bipolar Translator，横向绝缘栅双极型晶体管），或者是漏极从硅片表面引出的VDMOS（Vertical Diffused MOS，纵向扩散MOS器件），这些器件不光会占用较多的芯片面积，还会给高压互连以及芯片热设计等带来困难。

发明内容

本发明要解决的技术问题是：提供一种基于外延技术的三维集成功率半导体及其制作方法，扩展常规BCD工艺方法，满足横向介质隔离、纵向结隔离，可用于制作出高集成度，低隔离岛间漏电流的功率集成电路。

本发明的技术方案是：一种基于外延技术的三维集成功率半导体，集成功率半导体从下至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺杂N型外延层和第三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型外延层之间包含P_bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink区和N_sink区，第二、三层轻掺杂N型外延层中有填充槽。填充介质包括SiO₂或者SiO₂与多晶硅的组合物。

一种上述基于外延技术的三维集成功率半导体的制作方法，包括基底材料制作步骤和常规BCD工艺步骤。

选取重掺杂的N型硅片作为衬底材料（杂质浓度在19次方数量级以上），先在衬底硅片上生长一定厚度的轻掺杂N型外延层，外延层的厚度和浓度由隔离结构以及VDMOS的耐压决定。接下来在P_bulk层对应区域进行光刻、刻蚀、硼杂质注入及退火。去掉表面氧化层后进行第二次轻掺杂N型外延层生长，这一外延层的厚度和浓度由P_bulk层的耐压决定。然后再在P_bulk层对应区域进行套刻、刻蚀、硼杂质注入及退火，在需要对P_bulk层做体引出的位置进行PBL（P-type Buried Layer，P型埋层）套刻、刻蚀、硼杂质注入及退火。去掉表面氧化层后进行第三次轻掺杂N型外延层生长，第三外延层的厚度和浓度主要由低压器件的耐压决定。然后在NPN晶体管的集电极引出处、PNP晶体管的基极引出处进行重掺杂N_sink（N型穿透）区的套刻、刻蚀、磷杂质注入，在需要对P_bulk做体引出的位置进行P_sink（P型穿透）区的套刻、刻蚀、硼杂质注入。经氧化退火在硅片表面生长一定厚度的SiO₂（二氧化硅），刻蚀掉槽区的SiO₂后进行挖槽回填工艺，回填的介质可以是单一的SiO₂，也可以是“SiO₂+非掺杂多晶硅”，后者无具体混合比例。多晶硅仅用于填充SiO₂未填充满的空间。若槽内填充的是“SiO₂+多晶硅”，则需将表面的多晶硅去掉，并使硅片表面平坦化。至此完成了半绝缘基底材料的制备。