[发明专利]一种半导体器件及其制备方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到28nm或20nm甚至以下时，给制造和设计等诸多方面带来很大挑战。

伴随超大规模集成电路（Ultra Large Scale Integrated circuit，ULSI）尺寸的不断缩小，半导体器件CMOS中的栅极介电层尺寸也不断的缩小，以获得更高的性能，当在栅极上加恒定的电压，使器件处于积累状态经过一段时间后，栅极介电层就会击穿，这期间经历的时间就是在该条件下的寿命，也就是一般所说的与时间相关电介质击穿（time dependent dielectric breakdown，TDDB），所述TDDB是衡量所述栅极介电层稳定性的关键因素之一，对于尺寸小的器件例如28nm或20nm甚至以下尤为如此。

特别是当所述栅极叠层由多晶硅栅极转变为高K/金属栅极，所述器件的结构变得更为复杂，如图1所示，所述多晶硅栅极包含位于衬底101上多晶硅层102以及SiON层103，如图2所示，所述高K/金属栅极包括位于衬底上101的界面层104、高K介电层105、盖帽层106、功函数层107以及金属栅层108；而且所述与时间相关电介质击穿（time dependent dielectricbreakdown，TDDB）更加成为挑战，高K介电层自身的厚度增加，大大降低了和等效氧化层厚度（equipment oxide thickness，EOT）SiO2时的漏电可能性。所以现有技术中通常会采用金属栅极来解决阈值电压填塞（Vt pinning）、声子散射（Phonon scattering）和多晶硅耗尽效应（Poly depletion effect）。界面层提高高K介电层和硅通道之间的界面，来提高所述功函数层的成核和生长更加均一。

随着器件尺寸的缩小，通过选用所述高K/金属栅极的厚度提高所述器件的性能并不能完全消除漏电效应，而且效果也有待于提高，因此，需要对目前半导体器件的制备方法进行改进，以消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

提供半导体衬底；

在所述衬底上形成界面层、高K介电层；

在含氧气氛中进行室温固化，以使氧扩散至所述高K介电层中，抑制氧空位的形成，降低漏电，改善与时间相关电介质击穿；

在所述高K介电层上形成金属栅极。

作为优选，所述室温固化时间为1-100h。

作为优选，所述含氧气氛中氧气的体积分数为20％-100％。

作为优选，在进行所述室温固化之前还包括对所述界面层、高K介电层进行退火的步骤。

作为优选，形成所述金属栅极的方法为：

在所述高K介电层上沉积覆盖层和多晶硅层，以形成栅堆栈层；

蚀刻所述栅堆栈层以在所述衬底上形成虚设栅极结构；

去除所述虚设栅极结构中所述的多晶硅层；

在所述覆盖层上形成金属栅极。

作为优选，所述金属栅极由依次层叠的功函数金属层和金属材料层组成。

作为优选，所述覆盖层为TiN层。

作为优选，所述界面层为氧化硅。

作为优选，所述功函数金属层包括一层或多层TiAl、TiN、TaN、Ta或其组合。

作为优选，所述高K介电层为HfO₂。

作为优选，所述覆盖层和所述多晶硅层之间设有阻挡层。

作为优选，其中所述阻挡层为TaN或AlN层。

本发明还提供了一种上述的方法制备得到的半导体器件。