[发明专利]基于FPGA的时钟数据恢复处理方法

权利要求书

1.基于FPGA的时钟数据恢复处理方法，其特征在于，采用集成有CDR模拟电路的FPGA芯片实现，具体包括如下步骤：

1）利用FPGA芯片中的CDR模拟电路对输入数据进行N倍频的时钟数据恢复，得到实时的每个周期的倍频恢复数据；其中，N为正整数，且3≤N≤10；

2）判断当前周期的倍频恢复数据中是否存在跳变数据位；若存在，则检测出当前周期的倍频恢复数据中最后一个跳变数据位；若不存在，则将当前周期倍频恢复数据中最后一个跳变数据位的位置确定为与前一周期倍频恢复数据中最后一个跳变数据位的位置相一致；

3）根据当前周期的倍频恢复数据中最后一个跳变数据位确定当前周期倍频恢复数据中的各个数据取数位置；

4）检测当前周期倍频恢复数据中第一个数据取数位置与此前一周期倍频恢复数据中最后一个数据取数位置之间的距离位数n，并根据所述距离位数n的值对当前周期倍频恢复数据中数据取数位置的数量进行调整处理；

5）将当前周期倍频恢复数据中经过调整处理后的各个数据取数位置的数据依次取出，作为当前周期的数据恢复结果加以输出；

6）循环执行步骤2~5，完成各个周期的时钟数据恢复处理。

2.根据权利要求1所述基于FPGA的时钟数据恢复处理方法，其特征在于，所述步骤3中，“根据当前周期的倍频恢复数据中最后一个跳变数据位确定当前周期倍频恢复数据中的各个数据取数位置”具体为：将当前周期的倍频恢复数据中最后一个跳变数据位之后的第k个数据位作为该周期倍频恢复数据中的基准数据取数位置；若当前周期的倍频恢复数据中最后一个跳变数据位之后不足k个数据位，则以最后一个跳变数据位之前第k个数据位作为该周期倍频恢复数据中的基准数据取数位置；k=int(N/2)，int为取整函数；然后，以所述基准数据取数位置为准，每距离N个数据位确定一个数据取数位置，从而确定当前周期倍频恢复数据中的各个数据取数位置。

3.根据权利要求1所述基于FPGA的时钟数据恢复处理方法，其特征在于，所述步骤4中，“根据所述距离位数n的值对当前周期倍频恢复数据中数据取数位置的数量进行调整处理”具体为：若0.5N<n<1.5N，则保留当前周期倍频恢复数据中已确定的各个数据取数位置不变；若n≤0.5N，则将当前周期倍频恢复数据中的第一个数据取数位置去除，其它的数据取数位置保持不变；若n≥1.5N，则在当前周期倍频恢复数据中已确定的各个数据取数位置的基础上，还将当前周期倍频恢复数据中第一个数据位作为新增的一个数据取数位置。