[发明专利]电压调节器

说明书

技术领域

本发明涉及改善偏移（offset）的影响的电压调节器。

背景技术

图2是示出现有的放大电路的电路图。

现有的放大电路构成为通常耐压NMOS晶体管301的漏极和高耐压NMOS晶体管302的源极连接，高耐压NMOS晶体管302的漏极与输出端子311连接。这样，能够较高地设定负载阻抗以便能够产生大输出电压振幅，能够提高放大电路整体的增益（例如，参照专利文献1）。

专利文献1：日本特开2005-311689号公报。

发明内容

然而，在现有的电压调节器中，当利用使用高耐压MOS的级联（cascode）放大电路构成放大器时，在第一级放大器产生偏移。

本发明提供能够改善放大器的偏移、获得正确的输出电压的电压调节器。

为了解决现有的课题，本发明设为以下的结构。

一种电压调节器，具备将基准电压与对输出晶体管输出的电压进行分压的分压电压之差放大并输出，控制输出晶体管的栅极的第一级放大器及级联型放大电路，其中，第一级放大器具备作为输入晶体管的第一高耐压NMOS晶体管以及作为尾电流源的NMOS晶体管，级联型放大电路具备作为级联晶体管的第二高耐压NMOS晶体管。

本发明的电压调节器能够改善在第一级放大器产生的偏移，能够不增大尾（tail）电流源的大小并确保驱动能力。

附图说明

图1是示出本实施方式的电压调节器的电路图。

图2是现有的使用高耐压MOS的级联放大电路的电路图。

附图标记说明

100 接地端子；101 电源端子；110 基准电压电路；131、311 输出端子；151 恒流电路。

具体实施方式

图1是本实施方式的电压调节器的电路图。

本实施方式的电压调节器由PMOS晶体管115、116、119、120，高耐压NMOS晶体管113、114、118，NMOS晶体管111、112、117，基准电压电路110，恒流电路151，电阻121、122，输出端子131，电源端子101以及接地端子100构成。

接着对连接进行说明。恒流电路151的一方与电源端子101连接，另一方与NMOS晶体管111的栅极及漏极连接。NMOS晶体管111的源极与接地端子100连接。NMOS晶体管112的栅极与NMOS晶体管111的栅极连接，漏极与高耐压NMOS晶体管113及114的源极连接，源极与接地端子100连接。NMOS晶体管117的栅极与NMOS晶体管111的栅极连接，漏极与高耐压NMOS晶体管118的源极连接，源极与接地端子100连接。高耐压NMOS晶体管113的栅极与基准电压电路110连接，漏极与PMOS晶体管115的栅极及漏极连接。基准电压电路110的另一方与接地端子100连接。高耐压NMOS晶体管114的栅极与电阻121和122的连接点连接，漏极与PMOS晶体管116的漏极连接。PMOS晶体管115的源极与电源端子101连接。PMOS晶体管116的栅极与PMOS晶体管115的栅极连接，源极与电源端子101连接。高耐压NMOS晶体管118的栅极与高耐压NMOS晶体管113的栅极连接，漏极与PMOS晶体管119的漏极连接。PMOS晶体管119的栅极与PMOS晶体管116的漏极连接，源极与电源端子101连接。PMOS晶体管120的栅极与PMOS晶体管119的漏极连接，漏极与输出端子131连接，源极与电源端子101连接。电阻121的另一方与输出端子131连接，电阻122的另一方与接地端子100连接。