[发明专利]插塞的形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种插塞的形成方法。

背景技术

超大规模集成电路（Very Large Scale Integrated Circuit,VLSL）通常需要一层以上的金属互连层提供足够的互连能力，此多层金属间的互连以及器件区与外界电路之间的连接通过填充在连接孔（接触孔）中的插塞实现。然而，当今半导体制造技术飞速发展，半导体器件已经具有深亚微米结构，随着器件临界尺寸的逐渐减小，器件区的尺寸也越来越小，这就致使插塞的尺寸也越来越小，这就对连接孔刻蚀工艺提出了更高的要求。

如图1所示，现有技术中，在半导体衬底（图未示）上形成有若干器件区10，相邻的器件区10之间形成有浅沟道隔离层（图未示），所述浅沟道隔离层用于隔离所述相邻的器件区10，其中，所述器件区10上形成有金属线20，其中一金属线20与形成于连接孔中的第二插塞32电连接，所述第二插塞32与相邻的器件区10电连接，所述第一插塞31形成于所述器件区10内且位于所述第二插塞32下方并与之电连接（如图2所示）；第二插塞32用于与后续形成的金属互连层实现电连接，从而可以使所述金属线20以及所述第一插塞31均可以通过所述第二插塞32与后续形成的金属互连层实现电连接。

然而，第二插塞32的一部分会形成于器件区10以外的半导体衬底上，在刻蚀形成连接孔时，刻蚀会对半导体衬底造成一定的伤害。并且，由于连接孔的尺寸越来越小，深宽比越来越大，通过常规的一步刻蚀工艺形成的连接孔的形貌（profile）不理想，导致形成的第一插塞31以及第二插塞32的形貌不符合要求，严重影响其导电性能。

发明内容

本发明的目的在于提出一种插塞的形成方法，能够降低对刻蚀工艺的要求。

为了实现上述目的，本发明提出一种插塞的形成方法，其步骤包括：

提供半导体衬底，所述半导体衬底上形成有栅极和金属线，所述栅极两侧的半导体衬底中形成有源极和漏极；

在所述半导体衬底上以及所述栅极和金属线的表面形成第一介质层；

进行第一步刻蚀形成第一连接孔，所述第一连接孔暴露出所述源极和漏极；

在所述第一连接孔中形成第一插塞；

在所述第一介质层以及第一插塞上形成第二介质层；

进行第二步刻蚀形成第二连接孔，所述第二连接孔暴露出所述第一介质层；

进行第三步刻蚀形成第三连接孔，所述第三连接孔暴露出所述金属线、栅极以及第一插塞；

在所述第三连接孔中形成第二插塞。

进一步的，在所述第一介质层以及第一插塞上形成第二介质层之前，在所述第一介质层以及第一插塞上形成第一阻挡层。

进一步的，所述第一阻挡层的材质为氮化硅。

进一步的，所述第一阻挡层的厚度范围是120埃~180埃。

进一步的，所述半导体衬底中形成有浅沟道隔离层，所述金属线形成于浅沟道隔离层上。

进一步的，所述栅极和金属线的两侧以及所述半导体衬底表面形成有隔离物。

进一步的，所述隔离物包括依次形成的氧化硅层和氮化硅层。

进一步的，在所述第一连接孔中形成第一插塞之前，在所述第一连接孔暴露出的所述源极和漏极表面形成接触层。

进一步的，所述接触层的材质为硅化钛。

进一步的，所述金属线和所述栅极的材质均为多晶硅。

进一步的，所述第一介质层以及所述第二介质层的材质均为氧化硅。

进一步的，所述第一插塞以及所述第二插塞的材质均为钨。

进一步的，所述第一步刻蚀、第二步刻蚀以及第三步刻蚀工艺采用CF₄、C₄F₆、C₂H₂、Ar以及O₂气体进行刻蚀。

与现有技术相比，本发明的有益效果主要体现在：首先对器件区和第一介质层进行第一步刻蚀以形成第一连接孔并填充形成第一插塞，再形成阻挡层和第二介质层，接着对第二介质层进行第二步刻蚀以形成第二连接孔，接着对第二介质层和阻挡层进行第三步刻蚀以形成第三连接孔并填充形成第三插塞；分步刻蚀能够降低每次刻蚀工艺形成的连接孔的深宽比，从而降低对刻蚀工艺的要求，使刻蚀工艺得到更好的控制，从而形成形貌较好的插塞。

本发明的另一有益效果体现在：第一阻挡层能够起到对半导体衬底的保护作用，能够减少刻蚀对半导体衬底造成的损害。

附图说明