[发明专利]一种高速局部总线访问控制接口模块

说明书

技术领域

本发明涉及通讯领域，特别涉及一种高速局部总线访问控制接口模块。

背景技术

当前很多高速芯片采用MCU访问控制时，由于MCU操作系统的非专用性，使得对资源的利用率不能达到最佳的效果。其次，在需要硬加密的情况下，还需要将MCU的软件数据再次流经加密硬件才能完成要求。而这两个步骤的实现都可以由FPGA芯片独立完成。此模块就是这样的一个产物，它采用FPGA硬件设计，利用IP(Intellectual Property)固核技术完成对片外芯片的访问，同时可以方便自然的将本模块架构在硬加密模块之上。

发明人在实现本发明的过程中，发现现有技术中至少存在以下缺点和不足：

在需要硬加密背景的高速接口设计中，特别是，吉比特以太网设计中，现有的接口设计不但占用了较多的硬件板卡空间，增加了系统的功耗，提高了生产成本，而且降低了数据传输速率，还增加了数据传输的中间流程，增加了出错。

发明内容

本发明提供了一种高速局部总线访问控制接口模块，该电路减少了硬件板卡空间，降低了系统功耗和成本，详见下文描述：

一种高速局部总线访问控制接口模块，所述接口模块固化在FPGA内，包括：全局时钟生成模块、寄存器初始化模块、数据接收模块、数据发送模块、本地总线仲裁模块、本地总线三态接口模块、接收使能模块、发送使能模块、信号整合模块；

所述全局时钟生成模块对板载晶振时钟进行倍频和锁相的处理，生成时钟信号；所述寄存器初始化模块在使用读写操作之前进行相关寄存器的初始化设置；

第一数据发送时，调用所述发送使能模块，确定是否进行所述第一数据发送；当所述数据接收模块正在接收第二数据时，所述数据发送模块进入等待状态，将第一数据存入缓存，当总线令牌被释放后，所述数据发送模块占用所述总线令牌，准备发送所述第一数据；调用所述本地总线仲裁模块，确定总线的状态，通过控制总线实现写使能，然后通过地址总线确定传送给外部芯片数据的地址，通过数据总线将所述第一数据发送给外部芯片；

第三数据接收时，调用所述接收使能模块，确定是否进行所述第三数据接收；当所述数据发送模块正在发送第四数据时，所述数据接收模块进入等待状态，当所述总线令牌被释放后，所述数据接收模块占用所述总线令牌，准备接收所述第三数据；调用所述本地总线仲裁模块，确定总线的状态，通过所述控制总线实现读使能，调用所述数据接收模块通过所述数据总线实现第三数据接收；

所述信号整合模块实时掌握各个方向数据的传输情况，并将信号实时汇报给所述本地总线三态接口模块，实现与外界芯片的通信。

所述地址总线为16位、所述数据总线为32位以及所述控制总线为8位。所述接口模块通过对应IO口连接MAC芯片。所述MAC芯片具体为：AX88180芯片。

本发明提供的技术方案的有益效果是：

1)该接口模块通过FPGA芯片实现对AX88180的访问，比采用MCU对AX88180的访问速度快，能够最大限度的发挥MAC芯片的性能，达到最佳用户体验；

2)有利于简化系统设计，节省硬件板卡空间，缩小产品体积，减少功耗；该接口模块可以固化在FPGA芯片中，增强了安全性；

3)可以与FPGA芯片中的其他模块进行片内通信，不但简化了相关模块的设计复杂度，而且提高了运行速度；

4)使用方便，设计人员可以像操作SRAM一样访问该接口模块。

附图说明

图1为一种高速局部总线访问控制接口模块的外部引脚示意图；

图2为一种高速局部总线访问控制接口模块的功能框图；

图3为一种高速局部总线访问控制接口模块的内部电气连接图。

附图中所列部件列表如下所示：

1：全局时钟生成模块；2：寄存器初始化模块；

3：数据接收模块；4：数据发送模块；

5：本地总线仲裁模块；6：本地总线三态接口模块；

7：接收使能模块；8：发送使能模块；

9：信号整合模块。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。