[发明专利]用于JTAG驱动的远程扫描的方法和装置

说明书

技术领域

本发明主要地涉及数据处理系统，并且更具体地涉及一种使用贯穿由外部源供应的串行数据流依次移位的扫描链来操作或者测试微处理器或者其它计算机系统部件的方法。

背景技术

集成电路用于从简单设备、比如腕表到多数强大计算机系统的广泛多种电子应用。微电子集成电路芯片一般可以视为在半导体衬底(例如硅)上形成的逻辑单元的汇集而在单元之间有电互连。集成电路可以包括很大量单元并且需要在单元之间的复杂连接，这些连接包括可用于寻路由的不同传导介质层。

集成电路已经变得越来越复杂、特别是用作诸如微处理器、适配器芯片等计算机系统部件的设备。这些复杂设计掩埋于微芯片层中，因此可能难以测试或者以别的方式保证恰当性能。已经设计不同方式用于测试集成电路，这些方式之一涉及到使用串行数据流，该串行数据流形成向集成电路的所选输入中馈送的测试图案。这一技术的称为电平灵敏扫描设计(LSSD)的早期版本利用扫描线或者链，该扫描线或者链互连集成电路中集成的多个控制锁存器。数据流将控制锁存器设置成如测试例程希望的预定义状态。这一设计已经演变成电气和电子工程师协会的用于边界扫描测试的联合测试行动小组(JTAG)标准1149。图1图示了可以在处理单元10内嵌入的用于实施JTAG标准的普遍逻辑的简化例子。处理单元10被构造为单个集成电路半导体器件并且一般包括两个处理核12a和12b、存储器子系统14和JTAG接口16。虽然示出了两个处理器核为包含于一个集成芯片10上，但是可以有更少或者更多处理器核。每个处理器核12a、12b具有它自己的控制逻辑18a、18b、执行单元20a、20b和寄存器/缓冲器22a、22b的单独集合、相应一级(L1)高速缓存24a、24b和加载/存储单元(LSU)26a、26b。执行单元20a、20b包括各种算术单元，比如顶点单元和浮点单元以及指令取读单元和指令定序器单元。寄存器20a、20b包括通用寄存器、专用寄存器和重命名缓冲器。L1高速缓存26a、26b(优选地包括每个核中的单独指令和数据高速缓存)和加载/存储单元24a、24b与存储器子系统14通信以从/向存储器分级读取/写入数据。存储器子系统14可以包括二级(L2)高速缓存和存储器控制器。

JTAG接口16具有若干外部输入并且具有一个外部输出，即数据流TDO，这些外部输入包括数据流TDI、状态信号TMS和时钟信号。TCK信号与核12a、12b和存储器子系统14或者微处理器10的其它部件使用的功能时钟分离。JTAG输入和输出可以连接到控制JTAG测试例程的服务处理器或者控制台设备。在处理单元10内部，JTAG 16具有单个扫描链28，该扫描链以环方式互连在功能单元中嵌入的若干锁存器或者附属件(satellite)集合；在这一例子中，有在核12a、12b的每个控制逻辑18a、18b中示出的扫描锁存器集合和在存储器子系统14中示出的另一集合。测试接口的操作由测试访问端口电路支配，该测试访问端口实质上是状态机，该状态机的转变由TMS和TCK信号控制。尽管为了简化而图示了仅三个扫描附属件，但是本领域技术人员理解可以在现有技术的设计中有数十万个附属件。

对JTAG标准1149的扩展可以允许系统还执行和控制集成电路的内部功能方面。例如扫描附属件可以具有可以用来启用和校验部件中的各种功能的内部控制和误差寄存器(以及模式、状态等寄存器)。也可以启用芯片上的任何部件中的寄存器的任何子集。芯片设计者可以选择特定应用可能希望的无论任何配置、例如用于诊断例程的故障指示器。以这一方式，服务处理器或者测试设备可以在系统运行而无中断之时经由JTAG接口16和访问寄存器访问多处理系统中的任何芯片以设置模式、脉冲控制、发起接口对准过程、读取FIR的状态等。可以使用附加控制器(未示出)来实现这些功能，该附加控制器设置内部命令寄存器和内部数据寄存器，并且在部件上、特别是在处理器核12a、12b中运行的汇编代码可以允许核利用这些特征。例如核可以读取另一部件的状态位并且控制它自己的芯片上的任何地方的逻辑而且还可以经由其它JTAG接口访问其它芯片上的部件。

发明内容