[发明专利]一种逐次逼近型模数转换器

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种模数转换器，特别是逐次逼近型模数转换器。

背景技术

图1显示了一个传统的逐次逼近型模数转换器,它包括数模转换器100，比较器105，以及逐次逼近逻辑电路110。其中,逐次逼近逻辑电路110由移位寄存器120和数据寄存器115组成。移位寄存器120是一个由若干移位寄存单元140-1~140-n组成的阵列,每个移位寄存单元都具有一个数据输入端D，一个输出端Q，一个时钟输入端Ck；其中，任一移位寄存单元140-i的数据输入端都耦合到上一级140-(i-1)的输出端,第一个移动寄存单元的数据输入端耦合到所述移位寄存器的输入端121，每个移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端136。第i个移位寄存单元140-i的输出端耦合到移位寄存器120的第i个输出端122-i。数据寄存器115包含一个由数据寄存单元145-1~145-n组成的阵列，数据寄存单元145-i具有数据输入端D，输出端Q。数据寄存单元145-i的数据输入端D耦合到比较器105的输出107，它的输出端Q耦合到数模转换器100的第i位输入231-i。比较器105用来比较输入信号101与数模转换器的输出102。比较器105的工作时钟131由时钟源130提供，比较器在工作时钟的逻辑电平发生跳变的时候工作。逻辑门135用来检测比较器的比较是否完成，在图1的这种实现电路中，逻辑门135实际上是或门。比较器复位的时候，其两个输出106、107均为逻辑0,135的输出136为逻辑0，比较器105在时钟源输出131的逻辑电平发生跳变时工作，106、107中的一个由逻辑0跳变为1，使得逻辑门135的输出136由逻辑0跳变到逻辑1，触发移位寄存器120。如果在136跳变以前，移位寄存器的第i-1位输出122-（i-1）为高，第i位输出122-i为低，那么在136跳变以后，移位寄存器的第i位输出122-i也由低变为高。然后，第i个数据寄存单元145-i被触发，使得其输出231-i捕捉比较器的输出107的值。由于231同时也是数模转换器100的输入，在信号231-i发生变化的时候，数模转换器100的输出102相应的改变，输入到比较器105，等待时钟131的下一次跳变。这个过程一直进行下去，移位寄存器120的n位输出依次跳变为高，数据寄存器115里面的数据寄存单元145依次被触发，存储比较器的比较结果，直到所有的数据寄存单元用完。此时数据寄存器115的n位输出231-1~231-n就是该逐次逼近型模数转换器的输出。

在图1所示的一种实现方案中，移位寄存单元140和数据寄存单元145均为常见的D触发器。它有多种实现形式，比如说静态D触发器或者动态D触发器，还可以有其它的实现形式。

该逐次逼近型模数转换器的转换速度受限于很多因素，从比较器输出到数模转换器的输入之间的逻辑延时就是其中之一。如图2所示，该逻辑延时经过逻辑门135，移位寄存单元140-i，数据寄存单元145-I。其中，逻辑门135(或门)的延时大约在3~4个反相器延时之间，移位寄存单元和数据寄存单元的延时也大约在2~4个反相器延时之间。总的逻辑延时大约在7~12个反相器延时之间，因此传统逐次逼近型模数转换器转换速度慢。

发明内容

本发明所要解决的技术问题是：克服传统逐次逼近型模数转换器转换速度慢的问题，提供一种用于模数转换器的高速自锁寄存器，可以大幅削减了从比较器输出比较结果到数模转换器动作的延时，显著提升模数转换器的转换速率。

本发明技术解决方案：一种用于模数转换器的高速自锁寄存器，一种逐次逼近型模数转换器，包含一个数模转换器，一个比较器，一个逐次逼近逻辑电路，一个时钟源；

所述逐次逼近控制逻辑电路包含一个移位寄存器，一个数据寄存器；

所述移位寄存器具有一个输入端，一个时钟输入端，若干输出端；

所述移位寄存器是一个由若干移位寄存单元组成的阵列，每个所述移位寄存单元均具有一个数据输入端，一个输出端，一个时钟输入端；

每个所述移位寄存单元的数据输入端耦合到上一级的输出端，第一个所述移位寄存单元的数据输入端耦合到所述移位寄存器的输入端，每个所述移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端，每个所述移位寄存单元的输出端都耦合到所述移位寄存器的若干输出端之一；

所述数据寄存器包含一个由若干数据寄存单元组成的阵列，每个所述数据寄存单元均具有一个数据输入端，一个输出端；