[发明专利]到III-V材料的自对准接触及其制造方法、FET器件及制造方法

说明书

技术领域

本发明涉及III-V半导体场效应晶体管（FET）器件，更具体而言，涉及用于制造III-V FET器件中的自对准接触的技术。

背景技术

由于其有利的电子传输特性，III-V半导体材料（即包含至少一种III族元素和至少一种V族元素的材料）的使用已被提议用于未来世代的金属氧化物半导体场效应晶体管（MOSFET）器件。例如参见del Alamo等人的“The Prospects for10nmIII-V CMOS,”VLSI Technology Systemsand Applications(VLSI-TSA),2010International Symposium,166-167页（2010年4月）（以下称为“del Alamo”）。

然而，存在与III-V FET器件的制造相关的某些明显的挑战。例如，在目前的CMOS技术的激进的按比例缩放（aggressive scaling）的需求下，需要具有低接触电阻的自对准接触方案。但是，目前没有这样的技术来实现这些目标。例如，在Kim等人的“Self-aligned metal Source/Drain In_xGa_1-xAs n-MOSFETs using Ni-InGaAs alloy”，IEDM2010（以下称为“Kim”）中展示了具有自对准接触的III-V FET器件，然而，在In_0.53Ga_0.47As的情况下它们将导致非常大的外部电阻，即38.7千欧姆-微米₂(kΩμm)。对于具有小于0.5电子伏特（eV）的带隙的In_0.8Ga_0.2As所能实现的最佳接触电阻为2.73kΩμm（参见例如del Alamo），对于500纳米（nm）器件而言，这导致了4微安每微米(μA/μm)的差性能。

因此，需要改进的技术来产生III-V半导体FET器件中的自对准接触。

发明内容

本发明提供了用于制造III-V半导体场效应晶体管（FET）器件中的自对准接触的技术。在本发明的一个方面，提供了一种用于制造到III-V材料的自对准接触的方法。该方法包括以下步骤。将至少一种金属沉积在所述III-V材料的表面上。使所述至少一种金属与所述III-V材料的上部反应，以形成金属–III-V合金层，所述金属–III-V合金层是自对准接触。使用蚀刻来选择性地去除所述至少一种金属的任何未反应部分。将至少一种杂质注入到所述金属–III-V合金层中。使被注入到所述金属–III-V合金层中的所述至少一种杂质扩散到所述金属–III-V合金层和其下面的所述III-V材料之间的界面，从而降低所述自对准接触的接触电阻。

在本发明的另一方面，提供了一种用于制造FET器件的方法。该方法包括以下步骤。将至少一层III-V沟道材料沉积在衬底上。在所述III-V沟道材料之上形成栅极。在所述栅极的相反侧上形成间隔物（spacer）。将至少一种金属沉积在所述III-V沟道材料的表面上。使所述至少一种金属与所述III-V材料的上部反应，以形成邻近所述栅极的金属–III-V合金层，所述金属–III-V合金层用作所述器件的自对准的源极接触和漏极接触。使用蚀刻来选择性地去除所述至少一种金属的任何未反应部分。将至少一种杂质注入到所述金属–III-V合金层中。使被注入到所述金属–III-V合金层中的所述至少一种杂质扩散到所述金属–III-V合金层和其下面的所述III-V材料之间的界面，从而降低所述自对准的源极接触和漏极接触的接触电阻。

在本发明的又一个方面，提供了一种FET器件。该FET器件包括：衬底上的至少一层III-V沟道材料；所述III-V沟道材料之上的栅极；所述栅极的相反侧上的间隔物；在邻近所述栅极的所述III-V材料的上部中形成的金属–III-V合金层，所述金属–III-V合金层用作所述器件的自对准的源极接触和漏极接触；以及在所述金属–III-V合金层和其下面的所述III-V材料之间的界面处的至少一种注入杂质，其中，所述至少一种注入杂质用于降低所述自对准的源极接触和漏极接触的接触电阻。

通过参考以下详细描述和附图，将获得对本发明的更全面的理解以及本发明的其他特征和优点。

附图说明

图1是示例出根据本发明的实施例的III-V半导体材料层的横截面图；

图2是示例出根据本发明的实施例金属已被沉积在III-V半导体材料上的横截面图；